Вход |  Регистрация
 
 
Время электроники Среда, 24 апреля
 
 

Это интересно!

Ранее

CoreMark — реальный способ определить производительность ЦП

В статье рассматривается новый эталонный тест CoreMark консорциума EEMBC, позволяющий эффективно оценить производительность центральных процессоров. В этом тесте производительность увязывается с исполнением простого кода, используя общие для практически всех приложений структуры данных и алгоритмы.

Реализация мультиклеточных процессоров

Влияние процессорной архитектуры на развитие компьютерной индустрии трудно переоценить. Она, прямо или косвенно, влияет буквально на все компоненты компьютерных систем — как на аппаратные, так и на программные. Поэтому исследование и внедрение новых архитектурных решений имеет ключевое значение не только для развития микроэлектронной техники, но и для выхода на лидирующие позиции в микропроцессорной технике. В статье рассматривается принципиально новая и высокоэффективная пост-неймановская архитектура.

Возможности DSP в FPGA растут

В статье описаны преимущества новых блоков цифровой обработки сигналов, применяемых в FPGA Stratix V. Эти блоки отличаются от стандартных тем, что их разрядность можно изменять.

Реклама

По вопросам размещения рекламы обращайтесь в отдел рекламы

Реклама наших партнеров

 

26 июля

Сетевые процессоры EZchip

Статья продолжает серию обзоров высокопроизводительных сетевых интегрированных процессоров. Ниже рассматриваются сетевые процессоры компании EZchip Technologies.



Введение

Активно растущий рынок интеллектуальных интегрированных сетевых продуктов для высокоскоростных сетей передачи данных не могут полностью обеспечить даже такие крупные поставщики универсальных интегрированных решений как Freescale Semiconductor, Marvell и Cavium Networks, продукты которых были рассмотрены в предыдущих обзорах (см. ссылки в конце статьи). Быстро растущие потребности этого рынка открывают возможности конкуренции молодым fabless-фирмам — относительно небольшим компаниям, не имеющим собственного производства, но сосредоточенным на разработке оригинальных продуктов. Уникальные возможности таких продуктов позволяют этим ком­паниям всерьез конкури­ровать с грандами в отдельных сегментах рынка сетевой микроэлектроники. Ниже речь пойдет о сетевых процессорах израильской fabless-компании EZchip Technologies, дочерней фирмы EZchip Semiconductor (в прошлом LanOptics Ltd).
Продукция EZchip не отличается большим разнообразием и по существу ограничивается высокопроизводительными сетевыми процессорами для высокоскоростных сетей Ethernet (carrier Ethernet). Но при не слишком широкой номенклатуре диапазон производительности таких процессоров достаточно широк: 1…200 Гбит/с, что позволяет с успехом применять их в современных высокоскоростных коммутаторах и маршрутизаторах (carrier switches and routers).
Принципиальное отличие интегрированных сетевых процессоров компании EZchip Technologies — оригинальная фирменная архитектура, основанная на многопроцессорности с использованием множества функционально оптимизированных программируемых процессоров TOP (Task Optimized Processors) вместо традиционных встраиваемых в системы на кристалле RISC-процессоров, в том числе многоядерных, на которых строятся аналогичные изделия Freescale, Marvell и Cavium.

Архитектурные принципы TOP

Концепция обработки кадра или пакета в архитектуре TOP базируется на разбиении всего процесса обработки на несколько последовательных этапов и выделении для каждого этапа множества программируемых процессоров, для решения узкоспециализированных задач. Архитектура TOP предусматривает четыре этапа обработки: разбор заголовка, табличный поиск, принятие решения и корректировку полей заголовков. Соответственно и архитектура включает четыре типа процессоров:
TOPparse — TOP-процессор разбора;
TOPsearch — TOP-процессор поиска;
TOPresolve — TOP-процессор решения;
TOPmodify — TOP-процессор модификации.
В отличие от традиционных матричных и современных многоядерных процессоров в архитектуре TOP каждый тип процессора имеет свою систему команд и организацию путей данных, оптимизированную для выполнения решаемых им задач, благодаря чему на этих задачах достигается очень высокая производительность при весьма ограниченных аппаратных затратах. Эти затраты ограничены до такой степени, что на одном кристалле можно разместить десятки процессоров, обеспечивающих в совокупности интегральную пропускную способность обрабатывающего конвейера в десятки гигабит в секунду. Следовательно, архитектура TOP — принципиально многопроцессорная и притом использующая оба базовых принципа параллелизма: веерный — SIMD (Single Instruction/Multiple Data) и конвейерный — MISD (Multiple Instruction/Single Data). Принцип организации процессоров в архитектуре TOP проиллюстрирован рисунком 1.

 

Рис. 1. Принцип организации процессоров в архитектуре TOP


Параллелизм SIMD проявляется в том, что все однотипные процессоры образуют одну ступень конвейера и работают параллельно, но независимо друг от друга, исполняя одну и ту же программу. Вследствие этого, чтобы избежать конфликтов доступа за инструкциями, каждый процессор имеет собственную память программ (ПП на рисунке 1). Веерное распределение поступающих на каждую ступень кадров между процессорами ступени выполняет аппаратный диспетчер, задействуя любой свободный в данный момент процессор своей ступени. Обработанные кадры поступают на следующую ступень конвейера также через ее диспетчер. Таким образом каждый кадр последовательно обрабатывается четырьмя программами на разных ступенях конвейера, реализуя параллелизм MISD. В архитектуре TOP программист явно ощущает параллелизм MISD, т.к. вынужден готовить разные программы в разных системах команд для четырех этапов обработки кадра/пакета, но параллелизм SIMD скрыт от него межступенчатыми диспетчерами, которые выполняют распределение кадров/пакетов между процессорами своей ступени чисто аппаратно и незаметно для программ и программиста.
Взаимодействие между ступенями конвейера происходит следующим образом. Входящий в TOP-конвейер кадр нумеруется с привязкой к номеру входного порта и буферируется в памяти данных. Это может быть быстрая внутренняя статическая память объемом один-два мегабайта, разбитая на несколько блоков (страниц) для обеспечения одновременного параллельного доступа от нескольких процессоров, или внешняя динамическая память DDR неограниченного объема. Доступ к обеим памятям контролируется аппаратным арбитром доступа. Начало обработки кадра/пакета на каждой ступени инициируется получением одним из ее TOP-процессоров от диспетчера ступени сообщения с исходными данными, необходимыми для обработки на данной ступени. Сообщение сопровождается ссылкой на обрабатываемый кадр/пакет. По окончании обработки кадра TOP-процессор формирует сообщение с полученными результатами и передает его диспетчеру следующей ступени вместе со ссылкой на обрабатываемый кадр/пакет.
На стадии разбора из входящих кадров могут извлекаться их заголовки, тэги, MAC- и сетевые адреса, номера TCP- или UDP-портов, идентификаторы протоколов, а также любые произвольные поля и ключевые слова. Поскольку процессоры TOPparse программируемы, они могут программно настраиваться на любые форматы кадров и пакетов, любые методы инкапсуляции, стандартные или специфические пользовательские тэги и т.д. Выделенные при разборе фрагменты упорядочиваются и передаются на ступень поиска.
На стадии поиска найденные на предыдущей ступени фрагменты служат ключом для поиска в соответствующих таблицах с использованием фирменных патентованных алгоритмов. Ориентация TOP-архитектуры на дешевую память DDR потребовала существенной модификации традиционных алгоритмов табличного поиска на основе фирменных ноу-хау. В типичном случае комплект таблиц включает таблицы классификации, маршрутизации и правил обслуживания (policy). Таблицы организованы по одному из трех классических способов поиска: прямому, по хешированному ключу или древовидному. Программируемость процессоров TOPsearch позволяет в конкретных приложениях использовать любое число пользовательских таблиц с произвольной организацией. Все таблицы могут располагаться как во внутренней, так и, особенно при больших объемах, во внешней памяти. Для повышения пропускной способности конвейера процесс просмотра таблиц осуществляется аппаратно несколькими встроенными механизмами поиска. Программа только готовит для них ключи, задает параметры поиска и препарирует его результаты.
На стадии принятия решения осуществляется продвижение кадров/пакетов с учетом результатов табличного поиска, в частности типа кадра/пакета и соотнесенных с ним требований качества обслуживания. После принятия решения процессоры TOPresolve могут, если требуется, менять состояния конечных автоматов протоколов и корректировать таблицы.
На стадии модификации изменяется содержимое кадров/пакетов. В зависимости от принятого на предыдущей ступени решения и программы процессора TOPmodify изменения могут включать удаление, добавление или подмену отдельных полей заголовков, а также, в случае необходимости, исправление и замену данных в теле кадра/пакета.
Требуемая пропускная способность TOP-конвейера обеспечивается соответствующим числом TOP-процессоров на каждой его ступени. Количество процессоров на различных ступенях может быть разным и в сбалансированной системе пропорциональным сложности и длительности обработки кадра на данной ступени. Еще раз следует подчеркнуть, что кратность процессоров ступени влияет только на общий объем оборудования и сложность диспетчера ступени, но не заметна программисту и никак не отражается на программировании TOP-процессоров. Концептуально конвейер архитектуры TOP может быть сконфигурирован так, чтобы успевать полностью обрабатывать все входящие в него кадры на скорости приема (wire speed), т.е. при самом напряженном трафике пропускать через себя все входящие кадры без внутренних заторов. Однако практически пропускная способность конвейера рассчитывается, как правило, на некие усредненные скорости поступления кадров. Поэтому в моменты пиковых нагрузок может возникать необходимость сглаживания трафика и организации временных очередей на обработку входящих кадров.
Важной чертой сетевых процессоров компании EZchip является встроенный аппаратный механизм управления трафиком (traffic management), реализующий контроль полосы пропускания и выполнение соглашений по уровню сервиса (service level agreements) для достижения в сетевом оборудовании производительности, требуемой в высокоскоростных сетях Ethernet. Этот механизм, контролирующий входные и выходные порты, выполняет измерение параметров и регулирование трафика, используя, в частности, взвешенное случайное раннее отбрасывание (weighted random early discard) кадров во избежание потенциальных заторов, диспетчеризацию простых и приоритетных очередей (допускается до 4 уровней приоритета) и сглаживание трафика по принципу простого или двойного «дырявого ведра» (leaky bucket traffic shaping). Эффективный механизм управления трафиком позволяет не только демпфировать пиковые нагрузки, но и обслуживать с минимальными потерями суммарные трафики, существенно превышающие номинальную пропускную способность TOP-конвейера.
На базе архитектуры TOP компания EZchip выпускает две основные категории продуктов: процессоры доступа и сетевые процессоры.

Процессоры доступа

Семейство процессоров доступа NPA ориентировано на приложения, связанные с доступом в сети Ethernet. Все модели семейства включают помимо описанного выше TOP-конвейера и внутренней памяти данных:
встроенную троичную ассоциа­тивную память TCAM (Ternary Content Addressable Memory) для ускорения табличного поиска, в частности по спискам управления доступом ACL (Access Control Lists);
аппаратную поддержку протокола OAM (Operation, Administration and Maintenance);
реализацию протокола точного времени по стандарту IEEE1588 v2;
синхронный Ethernet.
Возможность программирования TOP-процессоров позволяют реализовывать на основе процессоров доступа NPA различные интеллектуальные коммутаторы и точки доступа с такими современными технологиями коммутации как Q-in-Q, MAC-in-MAC, PBB-TE, PBT, MPLS, T-MPLS, MPLS-TP, VPLS, а также высокопроизводительные маршрутизаторы с поддержкой самых разнообразных протоколов маршрутизации и разграничители сегментов сети с разными сетевыми протоколами, в частности IPv4 и IPv6.
Младшая модель процессора доступа NPA-0 обеспечивает суммарную пропускную способность не менее 5 Гбит/с и дополнительно включает интегрированное процессорное ядро для задач уровня control plane. Это 32-разрядное ядро MIPS34Kc, работающее на частотах до 650 МГц, характеризуется многопоточностью (multithreading), ускоренным доступом к памяти и возможностью выделения вычислительных ресурсов для задач реального времени. Модель NPA-0 может иметь несколько конфигураций сетевых портов Ethernet. Порты Fast Ethernet (FE), числом до 12, имеют MAC-интерфейсы SMII, а два из них дополнительно MII. Порты Gigabit Ethernet (GE), количество которых может достигать восьми, имеют MAC-интерфейсы SGMII, а не более трех из них — дополнительно RGMII. Интерфейсы SGMII могут работать на скоростях 2,5 и 3,125 Гбит/с для совместимости со стандартом GPON. Дополнительный высокоскоростной интерфейс Ethernet обеспечивается отдельным контроллером внешней коммутационной структуры FIC (Fabric Interface Controller).
Старшие модели NPA-1, NPA-2 и NPA-3 характеризуются суммарной пропускной способностью не менее 10 Гбит/с. У них нет встроенных процессорных ядер, но предусмотрены два host-интерфейса для подключения внешнего процессора: PCIe (×1; 2,5 Гбит/с) и RGMII. Кроме того, встроенная память TCAM имеет дополнительный внешний интерфейс для наращивания объемов. Все три старшие модели имеют встроенный FIC, совместимы по выводам и отличаются только конфигурацией сетевых портов, в число которых помимо портов FE и GE могут входить порты 10-Гбит Ethernet (XGE) с MAC-интерфейсом XAUI.
Особенности отдельных моделей семейства NPA приведены в таблице 1.

 

Таблица 1. Особенности моделей процессоров доступа NPA

Модель

Пропускная способность

XGE MAC

GE MAC

FE MAC

Внешняя память

Процесс

Типовая мощность

Корпус

NPA-0

≥ 5 Гбит/с

до 8

до 12

DDR3

65 нм

5 Вт

FCBGA-484

NPA-1

≥ 10 Гбит/с

8

DDR2

90 нм

6…8 Вт

BGA-676

NPA-2

16

NPA-3

до 4

до 12

до 10 Вт


Типичные применения процессоров доступа NPA:
- коммутаторы доступа в сети Ethernet, включая волоконно-оп­ти­ческие (GPON/EPON, OLT, ONU);
- демаркационные устройства (Ethernet demarcation devices);
- базовые станции беспроводных сетей 3G/4G и WiMax;
- мультиплексоры цифрового або­нент­ского доступа DSLAM (Digi­tal Subscriber Line Access Multi­plexers).
На рисунке 2 показан упрощенный пример реализации коммутатора доступа на основе процессора доступа NPA-0, а на рисунке 3 — терминала оптической линии GPON OLT (Gigabit Passive Optical Network Optical Line Terminal) с процессором NPA-3.

 

Рис. 2. Упрощенный пример коммутатора доступа


Рис. 3. Упрощенный пример терминала GPON OLT

Наличие синхронного Ethernet и работоспособность в промышленном диапазоне температур (–40…80°C) позволяют использовать процессоры NPA не только в сетевых приложениях, но и в устройствах распределенных технологических систем сбора данных и управления, в том числе в реальном времени.


Сетевые процессоры

Семейство сетевых процессоров NP предназначено для интеллектуальных коммутаторов и маршрутизаторов высокоскоростных сетей Ethernet. Все модели семейства базируются на описанном выше TOP-конвейере, но без внутрикристальной памяти данных. Применения сетевых процессоров требуют, как правило, очень больших объемов памяти для буферирования кадров и хранения табличных данных, что так или иначе предполагает использование внешней динамической памяти, а отказ от встроенной памяти позволяет существенно сократить рассеиваемую приборами мощность.
Две младшие модели семейства — NP-2 и NP-3 различаются только производительностью, т.е. количеством TOP-процессоров в конвейере. NP-2 выпускается в двух вариантах: с пропускной способностью 10 Гбит/с и 20 Гбит/с. Модель NP-3 имеет единственный вариант с пропускной способностью 30 Гбит/с. В обеих моделях нет встроенных процессорных ядер для задач control plane, но специально для подключения внешнего процессора управления предусмотрен host-интерфейс PCIe (×1; 2,5 Гбит/с). Обе модели и их варианты совместимы по выводам корпуса.
Старшая модель NP-4 выпускается в двух вариантах: с суммарной пропускной способностью 50 и 100 Гбит/с. Оба варианта совместимы по выводам корпуса. К особенностям этой высокопроизводительной модели следует отнести:
- встроенное процессорное ядро для задач control plane;
- второе встроенное процессорное ядро для задач обеспечения качес­тва обслуживания и контроля управления трафиком;
- два дополнительных интерфейса памятей DDR3 для таблиц и параметров управления трафиком, а также интерфейс памяти RLDRAM2 для статистических данных;
- MAC-контроллер Ethernet с пропускной способностью 40 Гбит/с;
- интерфейсы XAUI со скоростями до 20 Гбит/с;
- интерфейс Interlaken;
- средства конфигурирования TOP-конвейера для контроля потребления мощности.
В модели NP-4 улучшен по сравнению с младшими моделями механизм управления трафиком. При общей пропускной способности до 180 млн пакетов в секунду он может обслуживать до 32 интерфейсов на 256 портах и до 256 K потоков 32 K классов, поддерживая сервисы DiffServ и IntServ, а также различные механизмы обеспечения качества обслуживания. Объем памяти для буферирования кадров достигает 4 Гбайт, что позволяет хранить до 8 M кадров размером до 11 Kбайт.
Отличительной чертой старшей модели стало появление внутреннего коммутатора шин для ускорения обмена данными между компонентами устройства: TOP-конвейером, блоком управления трафиком и двумя процессорными ядрами. Также следует отметить добавление мощных встроенных средств поддержки потоков видео. В таблице 2 приведены индивидуальные особенности моделей семейства NP.

Таблица 2. Особенности моделей сетевых процессоров NP

Модель

Пропускная способность

XGE MAC

GE MAC

SPI 4.2

Interlaken

Процесс

Типовая мощность

Корпус

NP-2

10…20 Гбит/с

1

10

2

130 нм

 

FCBGA-1517

NP-3

30 Гбит/с

90 нм

 

 

NP-4L

50 Гбит/с

5

48

3

55 нм

25 Вт

HFCBGA-1895

NP-4

100 Гбит/с

10

35 Вт

 

Основные применения сетевых процессоров NP:
- магистральные коммутаторы, в том числе в сетях Metro Ethernet;
- коммутаторы с балансировкой загрузки серверов;
- граничные и внутренние маршрутизаторы, в том числе в сетях Metro Ring и MPLS;
- узлы агрегации;
- устройства мониторинга и инспекции сетей.
Процессоры NP-4 также могут применяться в устройствах, реализующих виртуальные частные сети, в системах CMTS (Cable Modem Termination Systems), брандмауэрах и различных устройствах сетевой безопасности. На рисунке 4 показан пример реализации граничного маршрутизатора для сети Metro Ring на сетевом процессоре NP-2, а на рисунке 5 — пример линейной карты для магистрального коммутатора с общей пропускной способностью 40 Гбит/с с процессором NP-4.

 

Рис. 4. Пример граничного маршрутизатора для сети Metro Ring

Рис. 5. Пример линейной карты 40 Гбит/с для магистрального коммутатора


Средства разработки

Для разработки приложений на основе своих сетевых процессоров и процессоров доступа компания EZchip предлагает несколько фирменных комплектов программных средств.
Комплект разработки EZdesign включает:
- среду разработки программ для TOP-процессоров;
- симулятор;
- ассемблер и препроцессор;
- генератор кадров;
- генератор структур;
- библиотеку подпрограмм.
Среда разработки программ TOP-процессоров с унифицированным графическим интерфейсом позволяет создавать, отлаживать и редактировать программы, обеспечивает их пошаговое выполнение и доступ к внутренним ресурсам TOP-процессора. Ее возможности применимы как на стадии симуляции, так и при наладке готовых устройств.
Симулятор моделирует работу сетевого процессора с точностью до одного отдельно взятого цикла. С его помощью можно не только проверить работоспособность программ, но и оптимизировать производительность процессоров для данного приложения.
Ассемблер генерирует рабочий код программ для TOP-процессоров и оптимизирует его. Возможно включение в текст ассемблерных программ макросов высокого уровня.
Генератор кадров позволяет генерировать произвольные кадры самых разнообразных протоколов и контролировать процесс генерации, уровень за уровнем, посредством графического интерфейса.
Генератор структур облегчает пользователю создание пользовательских структур данных для поисковых таблиц, включая хешированные и древовидные таблицы, подготовку ключей для поиска и использование его результатов.
Библиотека подпрограмм представляет собой набор готовых заранее оттранслированных подпрограмм, часто используемых в самых ходовых приложениях.
Помимо библиотеки готовых подпрограмм и в отличие от нее EZchip может поставить пользователю модули прикладной библиотеки в исходных кодах. Прикладная библиотека включает модули широкого спектра типичных приложений сетевых процессоров компании, в число которых на сегодня входят:
- коммутация на уровне L2;
- технология Q-in-Q для Metro Ethernet;
- технология MAC-in-MAC для магистрального транспорта провайдера PBT;
- трансляция сетевых адресов NAT;
- маршрутизация на уровне L3 для сетевых протоколов IPv4 и IPv6;
- реализация маршрутизаторов LER и LSR в технологии MPLS;
- реализация списков управления доступом ACL;
- сервис виртуальной частной локальной сети VPLS, включая Martini draft;
- реализация терминала оптической линии OLT;
- брандмауэры;
- балансировка загрузки.
Для связи с уровнем control plane компания предлагает комплект разработки EZdriver, облегчающий создание на внешних host-процессорах драйверов для связи с приборами семейств NP и NPA. Комплект включает типовые программы и прикладные интерфейсы для конфигурации процессоров NP и NPA, загрузки в них программ, обмена кадрами данных, получение статистики работы и отладки прикладных пользовательских программ (точки останова, пошаговая работа, доступ к регистрам и памяти и т.д.).
Для всех своих сетевых процессоров и процессоров доступа EZchip предлагает фирменные аппаратные платформы, выполненные в стоечном (rackmount) 19“ исполнении.
Система оценки процессоров доступа — NPA Evaluation System — представляет собой шасси высотой 1,5U с процессором NPA-3 и вариантными сетевыми портами GE и одним дополнительным портом XGE.
Система NP-2 EZ-System с процессором NP-2 также выполнена в виде шасси высотой 1,5U, имеет 10 портов GE или один порт XGE. Ее программное обеспечение включает поддержку основных функций уровня data plane и при установке дополнительной мезонинной карты поддерживает ряд функций уровня control plane. Эта платформа может рассматриваться как устаревшая, функционально перекрываемая платформой NP-3 EZAppliance.
Платформа NP-3 EZAppliance с процессором NP-3, выполненная в шасси высотой 1U и глубиной 345 мм, оснащена 24 портами GE и двумя портами XGE. Имеющееся программное обеспечение выполняет такие функции data plane как классификация и продвижение кадров, полисинг и управление трафиком, обеспечение требуемого уровня сервиса и качества обслуживания. Функции control plane реализуются коммуникационным микроконтроллером MPC8543 семейства PowerQUICC-III компании Freescale. С платформой поставляется операционная система Linux для MPC8543 и пакеты программной поддержки. Основные характеристики платформы:
- общая пропускная способность (wire speed) — 24 Гбит/с;
- 24 порта GE с оптическими трансиверами SFP;
- 2 дополнительных порта XGE с оптическими трансиверами XFP;
- вспомогательный менеджмент-порт Ethernet;
- питание от переменного или постоянного тока.
Более мощная платформа NP-4 EZAppliance с процессором NP-4 предлагается в шасси высотой 1,5U и глубиной 445 мм. Платформа позволяет устанавливать на ней в различных сочетаниях пять интерфейсных блоков трех типов: восьмипортовые блоки GE, двупортовые блоки XGE и один менеджмент-блок, объединяющий 2 порта XGE и 2 порта GE. Предустановленные функции уровня data plane те же самые, что и в платформе NP-3 EZAppliance. Аналогично реализуются и функции control plane на коммуникационном микроконтроллере MPC8543 с операционной системой Linux. Сверх этого предустановленное программное обеспечение платформы NP-4 EZAppliance включает серверы Telnet и SSH, а также клиенты FTP и NFS. Основные характеристики платформы:
- общая пропускная способность (wire speed) — до 100 Гбит/с;
- до 40 портов GE с оптическими трансиверами SFP;
- до 10 портов XGE с оптическими трансиверами SFP+;
- вспомогательный менеджмент-порт Ethernet;
- внешнее питание: –48 В постоянного тока.
Потенциальному пользователю сетевых процессоров NPA и NP необходимо иметь в виду, что при всей внешней привлекательности продукции EZchip у нее есть одно неприятное свойство — необходимость писать прикладные программы на ассемблере, да еще в четырех различных специфических системах команд, что сегодня выглядит анахронизмом. Вообще сама основополагающая идея TOP-архитектуры подозрительно смахивает, с одной стороны, на практиковавшийся лет двадцать назад компанией Intel и ныне прочно забытый мультипроцессорный подход к сетевым процессорам,  а с другой — на привычное для отечественного разработчика решение проблемы производительности в советские времена изощренным микропрограммированием. Кстати говоря, в терминологии самой компании EZchip программное обеспечение TOP-процессоров именуется то программами, то микропрограммами.
Вероятно, прежде чем закладывать в свои разработки приборы EZchip, полезно проверить их возможности в предполагаемых приложениях с имеющимися фирменными программными средствами, используя для тестирования готовые аппаратные платформы EZchip. Применение сетевых процессоров NP и NPA будет вполне оправдано, если доступное фирменное программное обеспечение достаточно и отвечает требованиям пользователя. В противном случае ему надо быть готовым к изрядным мучениям создания собственных программ (или, если хотите, микропрограмм) с заранее непредсказуемыми затратами и результатами. С другой стороны, главное отличие и преимущество сетевых процессоров EZchip заключается именно в возможности программирования пользователем функций не только уровня control plane, но и data plane, что обещает очевидные преимущества в ряде специфических и специальных приложений. В конце концов, у разработчиков аппаратуры для специфических (но, увы, не специальных!) приложений остается потенциальная возможность обращаться за помощью в создании собственного программного обеспечения непосредственно к специалистам EZchip, включая личные контакты, благо ныне для российских граждан действует безвизовый режим посещения Израиля.
Более подробную информацию о сетевых процессорах семейств NPA и NP можно найти на сайте компании: www.ezchip.com. В России продукция EZchip распространяется через австрийскую дистрибьюторскую компанию Codico (www.codico.com), которая имеет офис в Москве.

Литература

1. В. Егоров. Интегрированные коммуникационные процессоры компании Freescale Semiconductor//Электронные компоненты № 8, 2007.
2. В. Егоров. Интегрированные коммуникационные микроконтроллеры Freescale Semiconductor: из прошлого в будущее//Электронные компоненты, № 7, 2008.
3. В. Егоров. Многоядерные интегрированные сетевые процессоры высокой пропускной способности//Электронные компоненты, № 7, 2009.
4. В. Егоров. Архитектурные инновации в многоядерных ИКМ QorIQ//Электронные компоненты, № 10, 2010.
5. В. Егоров. Коммуникационные системы на кристалле компании Marvell//Электронные компоненты, № 2, 2011.
6. В. Егоров. Интегрированные сетевые процессоры компании Cavium Networks//Электронные компоненты, № 4, 2011.



Вы можете скачать эту статью в формате pdf здесь.
Оцените материал:

Автор: Владимир Егоров, к.т.н., в.н.с., институт проблем информатики РАН



Комментарии

0 / 0
0 / 0

Прокомментировать





 

Горячие темы

 
 




Rambler's Top100
Руководителям  |  Разработчикам  |  Производителям  |  Снабженцам
© 2007 - 2019 Издательский дом Электроника
Использование любых бесплатных материалов разрешено, при условии наличия ссылки на сайт «Время электроники».
Создание сайтаFractalla Design | Сделано на CMS DJEM ®
Контакты