Вход |  Регистрация
 
 
Время электроники Среда, 20 июня
 
 

Это интересно!

Новости


Обзоры, аналитика


Интервью, презентации

Ранее

Память на фазовых переходах: проблемы и перспективы

Энергонезависимая память на фазовых переходах рассматривается как один из кандидатов на роль универсальной системной памяти. В статье обсуждаются свойства и особенности структуры памяти на фазовых переходах. Описываются механизмы работы элемента памяти и проблемы, которые необходимо решить, чтобы память на фазовых переходах стала коммерчески успешным продуктом.

Микросхемы высокочастотных делителей 5861ПЦ1У, 5861ПЦ2У

В статье представлено техническое описание микросхем высокочастотных цифровых делителей частоты с коэффициентами деления два (5861ПЦ1У) и пять (5861ПЦ2У). Отличительными особенностями микросхем является наличие двух независимых каналов деления (с аналоговым входом и цифровым входом), возможность запирания каналов, широкий рабочий диапазон температур (–60…125°С), напряжение питания 4,5…5,5 В.

Микросхема быстродействующего восьмиразрядного буферного формирователя 5861АП1У

В статье представлено техническое описание микросхемы быстродействующего восьмиразрядного буферного формирователя 5861АП1У. Отличительные особенности микросхемы – высокая нагрузочная способность (до 60 мА по каждому выходу), возможность объединения выходов с увеличением выходного тока до 480 мА, наличие встроенного устройства адаптивной фильтрации коротких помех, широкий рабочий диапазон температур (–60…125°С), напряжение питания 4,5…5,5 В.

Реклама

По вопросам размещения рекламы обращайтесь в отдел рекламы

Реклама наших партнеров

 

18 февраля

Микросхема 5861ВТ1У специализированного контроллера программирования ЭСППЗУ

В статье представлено техническое описание микросхемы 5861ВТ1У, которая позволяет программировать как специализированные микросхемы ЭСППЗУ (типа 5861РР1Т, 5861РР2Т), так и стандартные микросхемы ЭСППЗУ и флэш-памяти отечественного и зарубежного производства. Разрядность шины адреса — 16 бит, разрядность шины данных — 8 бит, рабочий температурный диапазон (–60…125°С), напряжение питания 4,5…5,5 В.



О

сновные технические характеристики

Микросхема 5861ВТ1У предназначена для программирования в составе аппаратуры микросхем ЭСППЗУ и флэш-памяти под управлением персонального компьютера с использованием интерфейса стандарта IEEE 1194.1 (JTAG). Микросхема позволяет программировать как специализированные микросхемы ЭСППЗУ, имеющие встроенный секвенсор адреса (типа 5861РР1Т, 5861РР2Т), так и стандартные микросхемы ЭСППЗУ и флэш-памяти отечественного и зарубежного производства и допускает программирование до четырех микросхем ЭСППЗУ. Использование последовательного интерфейса JTAG позволяет объединять на плате несколько микросхем 5861ВТ1У в общую цепь сканирования.

Микросхема изготавливается по КМОП-технологии и имеет ТТЛ-совместимые входы и выходы. Конструктивно она выполнена в планарном металлокерамическом корпусе с четырехсторонним расположением выводов типа Н16.48-1В. Назначение выводов микросхемы приведено в таблице 1, а ее основные параметры — в таблице 2. Структурная схема микросхемы 5861ВТ1У приведена на рисунке 1.

Рис. 1. Структурная схема микросхемы

 

Таблица 1. Назначение выводов микросхемы

Обозначение

Назначение

DI[7:0]

Двунаправленная шина данных

B[2:0]

Входная шина B

AH[1:0]

Входная шина AH

SEL

Вход управления задержкой при трансляции сигналов

CLK

Вход сигнала синхронизации

RST

Вход асинхронного сброса

AZ

Вход сигнала перевода шины A в «третье» состояние

TDI

Вход данных в последовательном коде

TCK

Вход синхронизации последовательных данных

TMS

Вход выбора режима

A[15:0]

Выходная шина адреса

BD[2:0]

Выходная шина BD

CE0

Выход сигнала CE нулевой

CE1

Выход сигнала CE первый

CE2

Выход сигнала CE второй

CE3

Выход сигнала CE третий

WE

Выход сигнала разрешения записи

CS

Выход сигнала CS

TDO

Выход данных в последовательном коде

Vсс

Вывод питания от источника напряжения

GND

Общий вывод

Таблица 2. Основные параметры микросхемы

Наименование
параметра,
единица измерения

Обозначение параметра

Норма параметра

Не ме-

нее

Не бо-

лее

Напряжение питания, В

UCC

4,5

5,5

Ток потребления, мА

ICC

5,0

Динамический ток потребления, мА

IОCC

150

Выходной ток низкого уровня, мА

IOL

4

Выходной ток высокого уровня, мА

IOH

|–4|

Температурный диапазон, °С

Ta

–60

125

Блок управления

Структурная схема блока управления показана на рисунке 2.

Блок управления включает:

– контроллер TAP (Test Access Port);

– регистр команд CMD RG;

– дешифратор команд CMD DC;

– регистр сдвига SH RG;

– регистр обхода BYPASS RG;

– регистр идентификации IDCODE RG;

– мультиплексор выдачи данных в последовательном коде MS.

Контроллер TAP представляет собой конечную машину состояний, диаграмма которой приведена на рисунке 3. Диаграмма имеет две основные ветви: операции с данными (индекс DR) и операции с командами (индекс IR). Переходы между состояниями осуществляются в соответствии со значениями сигнала TMS, указанными на соответствующих дугах диаграммы, и синхронизируются передним фронтом сигнала TCK.

Рис. 2. Структурная схема блока управления. В квадратных скобках указана задержка прохождения данных со входа TDI на выход TDO в тактах синхросигнала TCK
Рис. 3. Диаграмма состояний контроллера ТАР

Перевод контроллера TAP в исходное состояние TEST-LOGIC-RESET осуществляется асинхронным сбросом (низкий уровень сигнала RST) либо путем подачи высокого уровня на вход TMS в течение пяти тактов синхросигнала TCK. При этом происходит обнуление всех регистров микросхемы.

Перед началом работы микросхемы (в том числе после включения питания) необходимо предусмотреть обязательный перевод контроллера TAP и всех регистров микросхемы в исходное состояние.

Регистр команд CMD RG — восьмиразрядный параллельный регистр, в котором хранится код операции и вспомогательная информация. Назначение разрядов регистра команд представлено в таблице 3.

Таблица 3. Назначение разрядов регистра команд CMD RG

7

6

5

4

3

2

1

0

OP(2:0)

AHС(1:0)

Jtag_active

T_eeprom

NU

CMD(0) — NU, резервный бит, не используется; CMD(1) — T_eeprom, тип программируемой памяти: 0 — стандартная память (например, АТ29С010); 1 — специализированная память со встроенным секвенсором адреса (например, 5861РР1Т, 5861РР2Т); CMD(2) — Jtag_active, управление доступом к памяти через JTAG-интерфейс:

0 — оборудование находится в «пассивном» состоянии;

1 — оборудование в «активном» состоянии и доступно для управления программируемой памятью через JTAG-интерфейс;

CMD(4:3) — AHС(1:0), сигналы, подаваемые в блок формирования сигналов CE;

CMD(7:5) — OP(2:0) — код выполняемой операции:

000: (NOP) — No Operation;

001: (AUX) — запись/чтение во вспомогательный регистр;

010: (ADDR) — запись/чтение адреса;

011: (READ) — чтение данных;

100: (WRITE) — запись данных;

101: (NOP) — No Operation;

110: (IDCODE) — чтение идентификатора микросхемы;

111: (BYPASS) — режим обхода.

Регистр сдвига SH RG представляет собой 8-разрядный последовательный регистр и используется для приема команд, которые поступают на вход TDI в последовательном коде младшими разрядами вперед. Запись разрядов поступающей информации производится по переднему фронту синхросигнала TCK. При этом контроллер TAP должен находиться в состоянии
SHIFT-IR, и на вход TMS должен быть подан сигнал низкого уровня.

При записи в регистр SH RG новой информации записанная ранее информация выдается в последовательном коде на выход TDO микросхемы. При подаче на вход TMS сигнала высокого уровня контроллер TAP переходит в состояние EXIT1-IR, и c приходом очередного положительного фронта синхросигнала TCK записанная в регистр SH RG команда в параллельном коде переписывается в регистр команд CMD RG. Пример временной диаграммы записи команды в микросхему приведен на рисунке 4.

Рис.4.Пример временной диаграммы записи команды

 

 

Регистр обхода BYPASS RG используется при выполнении команды BYPASS и обеспечивает минимальную (один такт синхросигнала TCK) задержку прохождения данных со входа TDI на выход TDO. Регистр обхода может использоваться для минимизации общей длины цепи сканирования при работе с одной активной микросхемой, входящей в состав общей цепи (см. рис. 5).

Рис.5.Пример построения цепи сканирования,состоящей из четырех микросхем

 

Регистр идентификации IDCODE RG представляет собой 32-разрядный сдвиговый регистр с возможностью параллельной записи информации и используется при выполнении команды IDCODE. При выполнении этой команды 32-разрядный уникальный идентификационный код микросхемы в параллельном коде переписывается в регистр IDCODE RG и потом в последовательном коде младшими разрядами вперед выдается на выход TDO микросхемы. Одновременно с выдачей идентификационного кода на выход TDO в освободившиеся разряды регистра записываются данные, поступающие на вход TDI.

Дешифратор команд DC CMD осуществляет дешифрацию команд, записанных в регистре команд RG CMD, и формирование управляющих сигналов, обеспечивающих их выполнение.

Мультиплексор MS обеспечивает выдачу на выход TDO информации с одного из следующих функциональных узлов микросхемы: регистра сдвига SH RG, регистра обхода BYPASS RG, регистра идентификации IDCODE RG, счетчика блока формирования адреса (сигнал TDO_A), регистра сдвига блока формирования данных (сигнал TDO_D) и вспомогательного регистра блока формирования сигналов BD (сигнал TDO_AUX) (см.
рис. 2).

Блок формирования адреса

Структурная схема блока формирования адреса показана на рисунке 6. Блок включает счетчик CT с возможностью последовательной записи данных, регистр защелки RG и буфер с тремя состояниями по выходу.

Загрузка счетчика значениями адреса в последовательном коде происходит во время действия команды ADDR, когда контроллер TAP находится в состоянии SHIFT_DR. При этом на выходе дешифратора команд CMD DC блока управления формируется разрешающее (единичное) значение сигнала Shift_CT. Запись адреса в счетчик производится младшими разрядами вперед по переднему фронту сигнала синхронизации TCK.

Данные с выхода младшего (нулевого) разряда счетчика поступают на выход TDO_A блока формирования адреса и через мультиплексор MS блока управления (см. рис. 2) выдаются на выход TDO микросхемы. Таким образом, при выполнении команды ADDR помимо установки новых значений адреса обеспечивается возможность считывания (контроля) его предыдущих значений. Фиксация значений адреса в регистре защелки происходит при выполнении команд READ или WRITE по сигналу Up_A, формируемому на выходе дешифратора команд CMD DC блока управления.

Приращение значения счетчика на единицу (инкремент) происходит при выполнении команд READ или WRITE в моменты времени, когда контроллер TAP находится в состоянии EXIT1_DR или EXIT2_DR. При этом на выходе дешифратора команд CMD DC блока управления формируется сигнал
Inc_CT, имеющий значение логической единицы. Инкремент значения счетчика производится по переднему фронту синхросигнала TCK.

Управление выходным буфером осуществляется либо сигналом на входе AZ микросхемы, если последовательный интерфейс не активизирован (второй разряд регистра команд CMD RG установлен в ноль, т.е. CMD(2) = 0), либо значением четвертого разряда вспомогательного регистра AUX(4) при активизированном интерфейсе (CMD(2) = 1). Активный уровень сигналов управления выходным буфером — высокий (буфер переводится в третье состояние при значении сигналов управления, равном единице). Пример временной диаграммы записи адреса в микросхему приведен на рисунке 7.

Рис. 6. Структурная схема блока формирования адреса
Рис. 7. Пример временной диаграммы записи адреса

 

Блок формирования данных

Структурная схема блока формирования данных показана на рисунке 8. В состав блока входят регистр сдвига SH RG с возможностью параллельной записи информации, регистр защелки RG и буфер с тремя состояниями по выходу.

Рис. 8. Структурная схема блока формирования данных

При выполнении команды WRITE, когда контроллер TAP находится в состоянии SHIFT_DR, на выходе дешифратора команд CMD DC блока управления формируется разрешающее (единичное) значение сигнала Shift_IO, и данные в последовательном коде со входа TDI микросхемы записываются в сдвиговый регистр. При этом данные, записанные в него ранее, в последовательном коде поступают на выход TDO_IO блока формирования данных и через мультиплексор MS блока управления (см. рис. 2) выдаются на выход TDO микросхемы.

Загрузка данных производится младшими разрядами вперед по переднему фронту сигнала синхронизации TCK. Фиксация данных в регистре защелки происходит при переходе контроллера TAP в состояние
EXIT1_DR по сигналу Up_IO, формируемому на выходе дешифратора команд CMD DC блока управления.

При выполнении команды READ, когда контроллер TAP находится в состоянии Capture_DR или
EXIT2_DR, на выходе дешифратора команд CMD DC блока управления формируется разрешающее (единичное) значение сигнала Capture_IO, и данные с шины D(7:0) в параллельном коде записываются в сдвиговый регистр. Запись данных осуществляется по переднему фронту сигнала синхронизации TCK. В дальнейшем, при переходе контроллера TAP в состояние SHIFT_DR, функционирование блока осуществляется так же, как и при выполнении команды WRITE. Записанные данные выдаются на выход TDO микросхемы, а данные со входа TDI микросхемы записываются в регистр сдвига.

Управление выходным буфером происходит сигналом OUT_en с выхода дешифратора команд CMD DC блока управления. Он принимает нулевое значение (буфер переводится в третье состояние), когда последовательный интерфейс не активизирован (CMD(2) = 0) и при выполнении команды READ при активизированном интерфейсе (CMD(2) = 1). Примеры временных диаграмм записи и чтения данных приведены на рисунках 9 и 10, соответственно.

Рис. 9. Пример временной диаграммы записи данных
Рис. 10. Пример временной диаграммы чтения данных

Блок формирования сигналов CE

Структурная схема блока формирования сигналов CE показана на рисунке 11. Блок формирования сигналов CE обеспечивает программирование модулей памяти, построенных на основе нескольких микросхем. Такие модули могут содержать до четырех микросхем памяти.

Рис. 11. Структурная схема блока формирования сигналов CE

Два старших разряда A(15) и A(14) адресной шины микросхемы подключаются ко входам AH(1) и AH(0) микросхемы. В зависимости от входного кода сигнал CE будет сформирован только на одном из выходов CE0—CE3 и, соответственно, будет выбрана только одна микросхема из модуля памяти. Выдача сигналов CE может быть осуществлена без задержки (сигнал SEL = 0) либо с задержкой на один период тактового сигнала CLK (сигнал SEL = 1).

В процессе программирования, когда последовательный интерфейс активизирован (CMD(2) = 1), данные на дешифратор сигналов CE поступают из третьего и четвертого разрядов CMD(3) и CMD(4) регистра команд (сигналы AHC(1:0)). Это обеспечивает организацию выбора одной микросхемы из состава модуля памяти программным способом непосредственно под управлением персонального компьютера. Сигнал EN_CE, поступающий из блока формирования сигналов DB, используется в процессе программирования для формирования сложной временной диаграммы программирования.

Блок формирования сигналов BD

Структурная схема блока формирования сигналов BD показана на рисунке 12. Блок включает регистр сдвига SH RG и параллельный регистр RG, которые вместе образуют вспомогательный регистр AUX RG, машину состояний ST_MACHINE, а также параллельный регистр и мультиплексоры, обеспечивающие транзит сигналов со входной шины B(2:0) и их коммутацию.

Рис. 12. Структурная схема блока формирования сигналов BD

Блок предназначен для обеспечения программирования как стандартных микросхем памяти (например, АТ29С010), так и специализированных микросхем (5861РР1Т, 5861РР2Т), которые имеют встроенный секвенсор (формирователь) адреса. Секвенсор адреса специализированных микросхем памяти синхронизируется тактовым сигналом CLK и имеет шесть режимов работы, которые определяются значениями трех сигналов управления ECT, D1 и D2.

При работе со специализированными микросхемами в режиме чтения информации последовательный интерфейс не активизирован (CMD(2) = 0), и сигналы управления ECT, D1 и D2, подаваемые на входную шину микросхемы B(2:0), транзитом выдаются на выходную шину BD(2:0). Транзит осуществляется без задержки (сигнал SEL = 0), либо с задержкой на один такт синхросигнала CLK (сигнал SEL = 1). При этом необходимо обеспечить однозначный порядок соответствия сигналов:

ECT В(0) ВD(0);

D1 В(1) ВD(1);

D2 В(2) ВD(2).

При программировании специализированных микросхем (CMD(1) = 1) последовательный интерфейс активизирован (CMD(2) = 1), и сигналы управления ECT, D1 и D2, выдаваемые на выходную шину микросхемы BD(2:0), формируются при помощи машины состояний ST_MACHINE, которая обеспечивает временную диаграмму записи данных в специализированные микросхемы памяти.

При программировании стандартных микросхем памяти (CMD(1) = 0) на выходную шину BD(2:0) выдается информация с трех младших разрядов вспомогательного регистра AUX(2:0). Поскольку в данном случае эта информация не используется непосредственно самими микросхемами памяти, то она может быть применена для произвольных целей. Например, указанные разряды регистра AUX RG могут быть использованы для дополнительной записи в них трех старших разрядов адреса, позволяя тем самым увеличить разрядность шины адреса A микросхемы до девятнадцати. Кроме того, этот режим может применяться и для специализированных микросхем с целью задания требуемого режима работы секвенсора адреса без использования машины состояний ST_MACHINE.

Запись данных в регистр AUX RG в последовательном коде осуществляется со входа TDI микросхемы при выполнении команды AUX, когда контроллер TAP находится в состоянии SHIFT_DR, и на выходе дешифратора команд CMD DC блока управления формируется разрешающее (единичное) значение сигнала Shift_AUX. При этом записанные в него ранее данные в последовательном коде поступают на выход TDO_AUX блока и через мультиплексор MS блока управления (см. рис. 2) выдаются на выход TDO микросхемы. Загрузка данных производится младшими разрядами вперед по переднему фронту сигнала синхронизации TCK.

Фиксация данных во вспомогательном регистре происходит при переходе контроллера TAP в состояние EXIT1_DR по переднему фронту сигнала синхронизации TCK, когда сигнал Up_AUX, формируемый на выходе дешифратора команд CMD DC блока управления, имеет разрешающее (единичное) значение. Назначение разрядов вспомогательного регистра представлено в таблице 4.

Таблица 4. Назначение разрядов вспомогательного регистра AUX RG

4

3

2

1

0

EN_A

CS

BD(2)

BD(1)

BD(0)

Четвертый (старший) разряд AUX(4) содержит сигнал EN_A, который используется в блоке формирования адреса. Третий разряд AUX(3) выдается на выход CS микросхемы.

Машина состояний ST_MACHINE помимо формирования сигналов ECT, D1 и D2 для специализированных микросхем памяти формирует также сигнал WE, который выдается на выход микросхемы и сигнал EN_CE, используемый в блоке формирования сигналов CE.

Примеры включения микросхемы

Примеры включения микросхемы 5861РВТ1У со специализированной памятью типа 5861РР1Т и стандартной памятью типа АТ29С010 приведены на рисунках 13 и 14, соответственно.

Рис. 13. Пример включения микросхемы со специализированной памятью типа 5861РР1Т
Рис. 14. Пример включения микросхемы со стандартной памятью типа АТ29С010

 



Вы можете скачать эту статью в формате pdf здесь.
Оцените материал:

Автор: Леонид Авгуль, директор, НТЦ «ДЭЛС»,Борис Иванов, начальник отдела, ОАО «ГСКБ «Алмаз-Антей»,Виктор Кряжев, главный конструктор, НТЦ «ДЭЛС»,Сергей Курносенко, заместитель директора по научной работе, НТЦ «ДЭЛС»,Сергей Терешко, главный научный сотрудник, НТЦ «ДЭЛС» .



Комментарии

0 / 0
0 / 0

Прокомментировать





 

 
 




Rambler's Top100
Руководителям  |  Разработчикам  |  Производителям  |  Снабженцам
© 2007 - 2018 Издательский дом Электроника
Использование любых бесплатных материалов разрешено, при условии наличия ссылки на сайт «Время электроники».
Создание сайтаFractalla Design | Сделано на CMS DJEM ®
Контакты