Вход |  Регистрация
 
 
Время электроники Понедельник, 18 ноября
 
 


Это интересно!

Новости


Обзоры, аналитика


Интервью, презентации

Ранее

Технологическое будущее электроники в России

Эта статья написана по результатам пресс-конференции, организованной ЗАО Предприятие Остек на выставке ЭлектронТехЭкспо 2011. В статье показаны потребности общества ближайшего будущего, которые напрямую повлияют на формирование новых секторов рынка, а также современные тенденции в развитии передовых технологий производства электроники, пути и методы их внедрения на предприятиях.

Активация и эффективность (продолжение)

Во второй статье цикла представлена динамика работоспособности и особенности влияния переутомления сотрудников на эффективность деятельности.

Стандарт тестопригодного проектирования микросхем IEEE P1687

В двадцать второй статье цикла «Основы технологии граничного сканирования и тестопригодного проектирования» рассмотрены основы нового стандарта тестопригодного проектирования микросхем IEEE Р1687.

Реклама

По вопросам размещения рекламы обращайтесь в отдел рекламы

Реклама наших партнеров

 

3 апреля

Новый стандарт JTAG-тестирования пассивных компонент IEEE P1149.8.1

В двадцать третьей статье цикла «Основы технологии граничного сканирования и тестопригодного проектирования» рассмотрены основы готовящегося нового стандарта JTAG-тестирования пассивных компонент IEEE Р1149.8.1.



 

Все острей ощущенье финала…
А. Макаревич

Очередным этапом в непрекращающемся ряду разрабатываемых и готовящихся к выходу в свет стандартов JTAG-тестирования, а в сущности — новых технологий тестирования, вскоре станет новейший стандарт JTAG-тестирования пассивных компонент IEEE P1149.8.1, разрабатываемый в компаниях Agilent и LogicVision двумя ведущими экспертами мирового уровня в этой области — Кеном Паркером и Стивoм Сантером [1]. Эти двое относятся, в частности, к очень ограниченной группе так называемых «отцов-основателей» всех существующих сегодня JTAG-стандартов, что придает рассматриваемому новому стандарту особую авторитетность.
Развитие технологий тестирования, в том числе технологий JTAG, происходит весьма стремительно, и первый же доклад этих авторов о состоянии разработок нового стандарта тестирования, представленный в ноябре 2009 года в Остине (Техас, США) на сороковой международной конференции по тестированию электроники (ITC-2009), положил начало широкому обсуждению этой новой и весьма впечатляющей идеи. В данной статье будут кратко рассмотрены основные предпосылки разработки нового стандарта JTAG-тестирования, представленного его авторами как IEEE P1149.8.1. Буква Р (preliminary) в названии стандарта указывает на то, что речь пока идет о предварительной версии, а не об официально принятом стандарте, а сам номер 8.1 отражает надежду авторов на то, что предлагаемая методика тестирования получит продолжение в виде серии стандартов - 8.2 и т.д.
Полное название нового стандарта довольно длинное «Стимуляция входных воздействий для обеспечения тестов межэлементных связей между активными и пассивными компонентами при помощи граничного сканирования (JTAG)». Назначение стандарта заключается в том, чтобы дополнить традиционную и хорошо известную технологию JTAG в стандарте IEEE 1149.1 такими возможностями, которые обеспечили бы тестирование межэлементных связей с компонентами, не имеющими JTAG-поддержки, и прежде всего — с пассивными компонентами и разъемами.
В связи с постоянной тенденцией к сокращению размеров ПП и повышению плотности монтажа компонент с обеих сторон ПП, применение технологии внутрисхемного тестирования, известной как ICT [2], даже в рамках безвекторных методов сталкивается с постоянными трудностями в связи с тривиальной нехваткой места на ПП для размещения контактных площадок. На рисунке 1 показана схема принципа безвекторных методов ICT для обнаружения обрывов тестируемых контактов какой угодно ИС, цифровой или аналоговой. Эта методика, известная как TestJet, широко применяется при ICT-тестировании ПП уже более 15 лет, и ее эфективность доказана хорошо и неоднократно. Тестируемая компонента может быть также пассивной (резистор или резисторная сборка, переключатель, индуктор и т.д.), или, к примеру, представлять собой пустой разъем, при этом важно лишь обеспечить доступ иголок ICT (черные стрелки снизу на рисунке 1) к контактам компоненты.

 

Рис. 1. Принцип безвекторных методов ICT


Заранее известная величина емкости между иголками тестера ICT, касающимися пары контактов, обозначена как Сig. На эти иголки подается тестовое воздействие в виде низковольтной синусоиды (например, 400 мВ в полной амплитуде). Размещаемая над тестируемой ИС пластина сенсора воспринимает синусоидальный тестовый сигнал через емкостную связь Сvt между каждой из связей чипа с выводом ИС и этой пластиной. Типичное значение емкости Сvt в эквивалентной схеме измерения, приведенной на рисунке 2, составляет примерно 20-200 фемтофарад, иногда — в пределах 0,5 пФ.
Буквой М здесь обозначен усилитель принимаемого тестового сигнала, передающий его в схему тестера, где величина этого сигнала сравнивается с ожидаемым заранее известным значением в рамках заданного допуска. Такая схема позволяет обнаружить обрывы контактов ИС как результат ошибок монтажа без необходимости генерации специальных тестовых векторов и, разумеется, без активизации функционального ядра ИС (при его наличии). Действительно, при наличии обрыва или «холодной пайки» в точке соединения вывода компоненты с ПП измеренное значение емкости окажется существенно меньше ожидаемого в случае исправной пайки.

 

Рис. 2. Эквивалентная схема измерения


Важной отличительной особенностью этого метода тестирования является отсутствие необходимости включения питания тестируемой ПП, что весьма существенно на самом раннем этапе тестирования качества монтажа ПП, когда отсутствие опасных коротких замыканий еще не проверено. Устойчивость измерений достигается при этом защитным подключением (так называемый guard) остальных, нетестируемых в данный момент, контактов тестируемой компоненты к «земле». Это было бы невозможно, конечно, если бы тестируемая ПП была при этом включена, а также предполагает наличие физического доступа иголок тестера ICT ко всем упомянутым контактам.
Легко заметить, что если доступ иголок ICT к контактам тестируемой компоненты по любой причине ограничен или вовсе отсутствует, то безвекторные методы ICT так же бесполезны, как и их векторные варианты. Поиски путей преодоления этих трудностей и привели, в сущности, к разработке идеи использования каналов JTAG как альтернативы применению иголок ICT для обеспечения подачи тестовых воздействий в виде низковольтных синусоид. Понятно, что стимуляция контактов тестируемых компонент со стороны выходных контактов ИС JTAG при выполнении, к примеру, команды EXTEST [3], могла бы обеспечить требуемые входные тестовые воздействия при безвекторном тестировании, которое при таком подходе совершенно перестает быть связанным как с ICT, так и вообще с контактными методами, хотя и предполагает хотя бы частичное включение питания тестируемой ПП. Идея нового стандарта JTAG-тестирования как раз и заключается в определении необходимых схемных дополнений в традиционные JTAG-структуры ИС, а также в формулировании новых принципов тестопригодного проектирования схем ПП для реализации вновь разрабатываемого подхода.
При тестировании обрывов и коротких замыканий при монтаже ПП давно и повсеместно применяются технологии JTAG, определяемые стандартами IEEE 1149.1 [4] и IEEE 1149.6 [5]. Уровень покрытия дефектов, сводящихся к обрывам и коротким замыканиям, для ИС, поддерживающих указанные стандарты, весьма высок. Тестирование обрывов и коротких замыканий как дефектов монтажа в цепях, соединенных с ИС, не поддерживающих стандарты JTAG, или содержащих разнообразные пассивные компоненты, выполняется в виде так называемых кластеров [6]. Уровень покрытия дефектов монтажа в кластерных тестах может быть довольно высок, хотя сама разработка тестов зачастую требует немалой изобретательности тест-инженера и далеко не всегда возможна. При тестировании разъемов, в частности, широко используются специальные тестовые модули (см., к примеру, [7]).
Первой очевидной проблемой применения JTAG-технологий 1149.1 и 1149.6 для выполнения описанных выше емкостных измерений является то, что далеко не все JTAG-контакты микросхем JTAG являются выходными. А ведь только выходные JTAG-контакты можно использовать для обеспечения тестовых воздействий и защитных подключений к «земле» при безвекторном тестировании. Другая проблема заключается в том, что частота тестовых воздействий зависит как от значения частоты ТСК, допускаемой самой JTAG-цепочкой, так и от длины регистра граничного сканирования РГС управляющей ИС JTAG, поскольку регистр РГС играет роль делителя частоты сканирования ТСК. Кроме того, для обнаружения коротких замыканий на тестируемых контактах JTAG-управляемые стимуляторы теста должны быть JTAG-входо-выходами, с возможностью самосчитывания подаваемых тестовых воздействий, что характерно далеко не для всяких JTAG-контактов. И, наконец, дифференциальные JTAG-выходы генерируют комплементарные сигналы, применимость которых для измерений при помощи емкостных сенсоров сомнительна.
Обеспечение возможности генерации периодических тестовых сигналов выходными и двунаправленными JTAG-ячейками представляет собой совсем непростую задачу, если не идти по пути удвоения количества JTAG-ячеек, как это было сделано при разработке JTAG-стандарта 1149.6 [5], и не увеличивать безгранично количество сигналов, управляющих JTAG-ячейками. Тем не менее, введение нескольких дополнительных сигналов управления всё же потребуется. К таким дополнительным сигналам относятся:
– одноразрядный сигнал, источником которого был бы регистр РГС, предназначенный для ввода выходных JTAG-ячеек в периодический режим;
– сигнал, определяющий логический уровень каждого из выходных контактов, который находится в непериодическом режиме;
– глобальный сигнал-флажок, указывающий на начало активизации периодического режима;
– синхросигнал, определяющий частоту периодического режима, наподобие сигнала AC-Test в стандарте 1149.6.
Очевидно также, что стандартом должна быть определена некая новая команда (или несколько команд) для активизации описанных действий, а также сделаны дополнения в язык описания JTAG-структур (файл BSDL для нового стандарта) для поддержки новой методики тестирования.
Рассматриваемый стандарт вводит и широко использует совершенно новый термин «селективное переключение» (selective toggle), или СП. Это понятие обозначает активизацию инфраструктуры JTAG для обеспечения доставки к отдельному контакту или к небольшому числу контактов ИС периодического тестового сигнала, тогда как остальные контакты этой ИС (разумеется, за исключением контактов порта ТАР) будут удерживаться на том или ином логическом уровне «лог.0» или «лог.1». Такая активизация должна запускаться при вводе специальной команды SELECTIVE_TOGGLE. Было бы, наверное, предпочтительно, чтобы возможностями СП обладали все функциональные контакты ИС, поскольку любой из них может быть схемно подключен к не-JTAG ИС или контактам разъемов, но это может оказаться неприемлемым для многих чувствительных аналоговых контактов. С другой стороны, высокоскоростные дифференциальные входы зачастую подключаются к разъемам ПП, так что соответствующие ИС, снабженные возможностями СП, обладали бы заметными преимуществами с точки зрения их тестопригодности. Такие контакты мы будем в дальнейшем называть СП-контактами, а соответствующие ИС будем называть ИС-СП.
Одним из непременных условий, заложенных в основу разработки стандарта 1149.8.1, является его совместимость с базовым JTAG-стандартом 1149.1, а также с прочими JTAG-стандартами, построенными на его основе. Это, в частности, подразумевает возможность построения схемных структур, содержащих как обычные ИС JTAG, так и ИС-СП. Переключение на режим СП должно происходить при нахождении диаграммы состояний контроллера ТАР в состоянии RTI (Run-Test/Idle) в точности так же, как это происходит в стандарте 1149.6. При выходе диаграммы состояний ТАР из состояния RTI режим СП должен прекращаться, а контакты ИС должны принимать логические значения, определяемые режимом EXTEST стандарта 1149.1.
Поскольку одной из основных целей нового стандарта является стимуляция СП-контактов периодическими тестовыми сигналами, тогда как прочие контакты стимулируются логическими уровнями «лог.0» или «лог.1», то любые СП-контакты должны быть определены как JTAG-выходы, или как двунаправленные, даже если функционально эти контакты являются входными. Такое требование представляет собой существенное отклонение от правил, принятых в стандарте 1149.1, хотя и достаточно общепринято в полупроводниковой промышленности. Двунаправленность контактов ИС позволяет тестировать чипы без обеспечения физического доступа к контактам ИС, что приводит к заметному удешевлению тестирования ИС по сокращенному полю контактов.
Введение тестовой двунаправленности для входных контактов при тестировании правильности монтажа ИС на ПП позволит обнаруживать короткие замыкания и обрывы, даже если эти контакты схемно не подключены ни к какой компоненте, или же соединены с выходами не-JTAG ИС, находящимся в состоянии с высоким импедансом. Понятно, что подобная тестовая двунаправленность будет применима и при тестировании СП-контактов в JTAG-стандарте 1149.1.
Чтобы обеспечить совместимость со стандартом 1149.1, при выполнении ИС команды EXTEST на выходе каждого триггера фиксации [3] ячеек РГС должно находиться то или иное логическое значение, попадающее в виде тестового вектора на выходной не-СП контакт. Этот бит информации должен вдвигаться в соответствующий триггер захвата и переписыываться в триггер фиксации при выполнении команд PRELOAD или EXTEST стандартным образом.
Для обеспечения выбора, какой из контактов ИС будет СП-контактом, а какой будет стимулировать логические уровни «лог.0» или «лог.1», авторами рассматриваемого стандарта предложены следующие структуры выходных ячеек (рис. 3). В результате дешифрации кода команды SELECTIVE_TOGGLE логические нули вдвигаются во все ячейки РГС, за исключением ячеек управления ЯУ, выходы разблокируются и на СП-контакты начинают выдаваться периодические тестовые сигналы. В этих структурах используются те же два триггера (триггер захвата Q1 и триггер фиксации Q2), хорошо знакомые нам по структуре ячеек стандарта 1149.1 [3], и сигнал AC Test Sig, также хорошо знакомый по стандарту 1149.6 [5]. Сигналы AC Test Sig и UpdateDR могут использоваться как порознь (рис.3а), так и в комбинации один с другим (рис.3б).

 

Рис. 3. Примеры структур выходных ячеек в стандарте Р1149.8.1


Несмотря на применение здесь того же сигнала AC Test Sig, что и в стандарте 1149.6, частоты необходимого выходного периодического тестового сигнала должны быть совершенно другими.
В стандарте 1149.6 при помощи сигнала AC Test Sig выдается либо один импульс, длина которого определяется временем нахождения контроллера ТАР в состоянии Run-Test/Idle (команда EXTEST_PULSE), или последовательность импульсов с частотой в половину ТСК (команда EXTEST_TRAIN). Очевидно, несложно спроектировать такую ячейку РГС, которая была бы совместима с обоими стандартами — и 1149.6 и 1149.8.1. Для минимизации шумовых помех при емкостном тестировании частота селективных переключений должна быть равна примерно 8 кГц. Именно такой частотный диапазон тестирования следует согласовать с применяемым сегодня частотным диапазоном ТСК (от примерно 50 кГц до, как минимум, 10 МГц). Фронты переключений СП должны быть синхронизированы с задними фронтами ТСК для обеспечения совместимости со стандартом 1149.1, что можно получить, применяя программируемые делители частоты с ТСК в качестве входного сигнала.
Как показано на рисунках 1 и 2, типичное значение емкости Сvt составляет примерно 20-200 фемтофарад; типичное значение емкости обрыва — менее 10 фемтофарад. Следует отметить, что величина емкости между пластиной сенсора и любыми двумя контактами, расстояние между которыми меньше, чем от каждого из них до пластины сенсора, может быть сопоставима с емкостью между пластиной и одним из контактов, что, конечно, влияет на разрешающую способность диагностики неисправностей.
На рисунке 4 приведен ряд возможных неисправностей в схеме, содержащей как недифференциальные, так и дифференциальные сигналы, а ниже приведены результаты их обнаружения емкостными методами тестирования [1]. Как можно видеть, эти методы весьма эффективны и для ПП, содержащих большое число разъемов, что очень типично для самых разно­образных плат — от материнских плат компьютеров до плат мобильных телефонов, применение этой методики может привести к повышению уровня тестового покрытия более чем на 25%.

 

Рис. 4. Тестирование соединений между JTAG ИС и компонентой S1

Недифференциальные сигналы

1) Контакт U1.1 закорочен на землю
2) Контакт U1.1 разомкнут
3) Контакт С1.1 разомкнут
4) Контакт U1.1 закорочен на U1.2
5) Контакт S1.2 закорочен на землю
6) Контакт C1.1 закорочен на C1.2

Дифференциальные сигналы

7) Контакты U1.3 и U1.4 разомкнуты
8) Контакты U1.3 и U1.4 закорочены
9) Контакт R1.1 разомкнут
10) Контакт U1.3 разомкнут
11) Контакт U1.5 разомкнут
12) Контакты S1.4 и S1.5 закорочены
13) Контакт S1.5 разомкнут
14) Контакты R2.1 и R2.2 закорочены

 

На рисунке 5 показаны два метода тестирования исправности монтажа разъема на ПП — при помощи ICT-метода TestJet и стимуляцией от ИС JTAG. Первый из них (рис. 5а) требует применения контактных площадок ICT и соответствующего числа иголок адаптера, а второй (рис. 5б) обуславливает тестирование монтажа разъема и резистора наличием ИС JTAG, поддерживающей стандарт 1149.8.1, и тестопригодным проектированием схемы ПП. Ни контактные площадки ICT, ни дорогостоящие адаптеры при этом не нужны.

Рис. 5. Тестирование обрывов монтажа разъема: а) ICT-методом TestJet; б) стимуляцией от ИС JTAG


Таким образом, основная задача комитета по разработке нового JTAG-стандарта IEEE P1149.8.1, пока еще весьма далекого от завершения, заключается в решении следующих проблем:
– введение дополнительной комбинационной логики в каждую из стандартных ГС-ячеек для управляемого деления частоты сканирования ТСК цепочки JTAG на любое целое число независимо от длины РГС;
– чисто входные JTAG-ячейки следует заменить на двунаправленные с возможностью генерации периодического прямоугольного (или почти прямоугольного) тестового сигнала на выходе;
– выходные JTAG-ячейки должны работать также и в непериодическом режиме, а порог логических уровней должен быть смещаемым для того, чтобы иметь возможность обнаружения коротких замыканий между выходными JTAG-контактами, стимулирующими тестовые воздействия;
– дифференциальные JTAG-вы-ходы должны генерировать периодические прямоугольные, однако не комплементарные тестовые сигналы, и это следует реализовать без значительных изменений в многочисленных уже имеющихся высокоскоростных дифференциальных драйверах.
Вызовы, с которыми сталкивается и будет сталкиваться разработка стандарта IEEE P1149.8.1 — те же самые, которые стояли и перед разработчиками всех предыдущих JTAG-стандартов: внедрение новой схемотехники в разработку и производство полупроводниковых ИС. Необходимо убедить производителей ИС ввести дополнительную логику и структуры в новые микросхемы. Первому JTAG-стандарту IEEE 1149.1 понадобилось несколько добрых лет, чтобы стать общепринятым методом проектирования и тестирования, и последние несколько лет по этой же траектории признания движется стандарт IEEE 1149.6. Можно предположить, что путь стандарта IEEE P1149.8.1 к статусу общепринятого метода не будет слишком коротким.

Продолжение цикла статей в следующем номере журнала: будут рассмотрены основы двух новых стандартов технологии граничного сканирования: IEEE P1581 и IEEE 1500.

Литература

1. K.Parker, S.Sunter, Testing Bridges to Nowhere - Combining Boundary Scan and Capacitive Sensing, ITC-2009
2. www.jtag-test.ru/JTAGUniversity/articles/15-PE_2_2010.php
3. www.jtag-test.ru/JTAGUniversity/articles/02-PE_6_2007.php
4. www.jtag-test.ru/JTAGUniversity/articles/01-PE_5_2007.php
5. www.jtag-test.ru/JTAGUniversity/articles/10-PE_1_2009.php
6. www.jtag-test.ru/JTAGUniversity/articles/09-PE_7_2008.php
7. www.jtag-test.ru/SoftAndHard/SODIMM.php



Вы можете скачать эту статью в формате pdf здесь.
Оцените материал:

Автор: Ами Городецкий, к.т.н., гл. технолог, JTAG.TECT (amigo@jtag-test.ru); Леонид Курилан, ген. директор, JTAG.TECT (leo@jtag-test.ru)



Комментарии

0 / 0
0 / 0

Прокомментировать





 

Горячие темы

 
 




Rambler's Top100
Руководителям  |  Разработчикам  |  Производителям  |  Снабженцам
© 2007 - 2019 Издательский дом Электроника
Использование любых бесплатных материалов разрешено, при условии наличия ссылки на сайт «Время электроники».
Создание сайтаFractalla Design | Сделано на CMS DJEM ®
Контакты