Вход |  Регистрация
 
 
Время электроники Среда, 20 ноября
 
 


Это интересно!

Ранее

IP-блок для реализации функций управления в составе СБИС класса «система на кристалле»

При проектировании современных систем на кристалле широко используются готовые модули (IP-блоки), реализующие достаточно сложные функции преобразования и обработки поступающих данных, межмодульного обмена и обеспечения интерфейса с внешними устройствами. В статье описывается программируемый контроллерный IP-блок, позволяющий выполнять типовые функции управления процессами и объектами. Разработанная синтезируемая модель IP-блока содержит 8-разрядное процессорное ядро, программно совместимое с микроконтроллерами семейства AVR, и базовый набор периферийных модулей: таймеры, параллельные порты, асинхронный последовательный интерфейс. Проведенная верификация модели путем аппаратной реализации на базе ПЛИС типа FPGA подтвердила ее работоспособность и достаточно высокие технические [[характеристики (тактовая частота до 73 МГц)]].

ПЛИС с интерфейсом PCIExpress завоевывают рынок встраиваемых систем

В статье обсуждается целесообразность использования ПЛИС при конструировании современных встраиваемых систем в свете широкомасштабного перехода к использованию интерфейса PCIExpress. Показано, что [[использование ПЛИС]] позволяет значительно снизить стоимость владения и сократить время выхода на рынок.

Особенности архитектуры нового семейства ПЛИС Virtex-5

Первое семейство ПЛИС, выполненное по 65-нм техпроцессу, поднимает планку производительности, логической ёмкости и эффективности энергопотребления

 

30 января

Зачем разработчикам знать про литографию

Времена, когда разработчики ИС не ведали, что творится в стане технологов, похоже, безвозвратно уходят. С переходом полупроводникового производства на все меньшие технормы существенно возросли сложности технологического порядка. Теперь успех дела в большой степени зависит от слаженного взаимодействия разработчиков и технологов. Разработчик должен самым тщательным образом учитывать особенности литографического процесса, чтобы результат не обманул ожиданий. О том, как складываются дела в полупроводниковом производстве, о последних инновациях и современных методах литографии рассказывают те, кто находится на самых передовых позициях — представители компаний Cadence и Synopsys, KLA-Tencor и Applied Materials.



З

а более чем 30-летнюю историю полупроводникового производства одной из главных задач разработчиков было идти в ногу с законом Гордона Мура, в соответствии с которым каждые два года количество транзисторов в интегральных схемах удваивается. Чтобы добиться этого, размер элемента ИС постоянно сокращался, тогда как чипы становились все больше. Сокращать размер элементов можно двумя способами: (1) уменьшать рабочую длину волны лазера, используемого для формирования элементов на пластине, и (2) подобрать числовую апертуру средств формирования изображения, чтобы оно четко отпечаталось на пластине. Соответственно, производители полупроводников стали переходить к использованию лазеров, работающих на все меньших длинах волн — от 436 нм в 1980 г. к 365 нм в 1988 г.; от 350 нм в 1994 г. к 248 нм в 1998 г. и, наконец, остановились на 193 нм в 2001 г.
Однако эта парадигма начала изменяться с 248-нм поколения литографических средств, когда потребовалось формировать изображение, размеры ко­торого стали меньше длины волны источника света, как пояснил Крис Бенчер — ведущий технолог компании Applied Materials. «Когда размер изображения становится меньше длины волны лазера, происходит искажение рисунка, и трудно получить правильный отпечаток. Кроме того, изображение распадается на отдельные искаженные области», — добавил он. Следует также заметить, что прекратилось использование лазеров со все меньшими длинами волн. «Мы остановились на 193 нм», — прокомментировал эту ситуацию специалист по литографическим процессам Крис Мак. «Многие технологи работают с жестким ультрафиолетом, чтобы расширить возможности 193-нм литографического процесса. Практические результаты ожидаются через 5—15 лет», — добавил он. На самом деле Мак не верит, что эту технологию когда-нибудь доведут до ума: причина — высокая стоимость. «Все решения по литографии в конце концов сводятся к вопросу стоимости. Отрасль не в состоянии обеспечить высокое разрешение по приемлемой цене. Даже по самым оптимистичным прогнозам технология жесткого ультрафиолета будет готова не раньше, чем через пять лет, и это значит, что еще долгое время нам предстоит работать по 193-нм процессу», — пояснил он.
Помимо длины волны существует и другой фактор, определяющий разрешение — числовая апертура средств формирования изображения. В настоящее время применяется широкораспространенный метод ее увеличения — иммерсионная литография с использованием воды. Для того, чтобы определить, насколько сложной окажется схема с точки зрения литографического процесса, технологи пользуются формулой:

 

k1 = длина волны/числовая апертура,

 

где k1 — относительное разрешение и показатель того, насколько сложным может оказаться литографический процесс. При относительно высоком разрешении процесс считается легко выполнимым, и наоборот. «Трудная литография» связана с высокой стоимостью, отмечает Мак. Он говорит: «Мы стремимся уменьшить длину волны, чтобы увеличить разрешение. Метод иммерсии позволил повысить числовую апертуру до значений выше единицы. Это был настоящий прорыв. Возможно, со временем появятся другие технологии, но вопрос в том, будут ли они работать. Чтобы увеличить разрешение, требуется, чтобы значение k1 было как можно более низким».
Мак добавляет: «При проектировании со все меньшим относительным разрешением процесс литографии затрудняется и становится более чувствительным к особенностям проекта. Если относительное разрешение становится очень малым, не все детали проекта можно реализовать. По этой причине приходится накладывать определенные ограничения на проект. Правила проектирования существовали всегда. Теперь они усложнились, их стало много. Проектировщикам приходится прикладывать дополнительные усилия, чтобы добиться приемлемых результатов».
Бенчер из компании Applied Materials считает, что, возможно, в этом или в следующем году на проектирование будут наложены ограничения: «В ближайшие 3—4 года мы не дождемся уменьшения рабочей длины волны лазера. Метод иммерсионной литографии используется до тех пор, пока есть возможность увеличить числовую апертуру. На 193 нм будут работать ближайшие 3—4 года. Сокращая размер элементов, приходится идти на компромисс в виде определенных ограничений на проект». В то же время Мак указывает на то, что правила разработки носят условный характер и не распространяются на все технологические ноу-хау: «Традиционная парадигма правил проектирования состояла в том, что инженер должен был создать работоспособный проект, не вникая в детали литографического процесса. Однако со временем эти правила стало все сложнее формулировать и выполнять. За последние пять лет вся парадигма весьма заметно изменилась». Что же делать? Мак шутит: «Надо, чтобы все технологи составили «идеальные» таблицы с правилами проектирования». Должны ли разработчики быть экспертами в области технологий, и наоборот, — технологи в области проектирования? Едва ли это возможно — требуется что-то иное.
«У нас до сих пор нет ответа на этот вопрос, но, по всей видимости, необходимо заранее моделировать литографические процессы на моделях, построенных на основе технологических знаний. Такой подход позволяет разработчику знать о том, с какими трудностями сопряжена реализация проекта», — утверждает Мак. Одна из главных проблем в разработке такого подхода заключается в сроках. «Разработчикам придется размещать стандартные ячейки и готовить исходные данные для работы средств автоматизированного размещения и трассировки еще до постановки процесса литографии, — напоминает Мак. — Если вы проектируете для технологического процесса TSMC трехлетней давности, это сложная, но выполнимая задача. Проектируя на 32 нм, необходимо будет учесть особенности литографического процесса, который еще не разработан. Пока совсем не ясно, какой будет литография через два года».
Как уже отмечалось в одной из недавних публикаций EDN (“How low can you go?” Michael Santarini), «с переходом на 45 нм фабрики выдвинули ограничительные правила на проектирование по технологии КМОП. Эти правила предписывают применять современные методы разработки устройств с малым энергопотреблением и требуют использовать DFM-средства (design for manufacturing — технологическая подготовка к производству). Некоторые фабрики также рекомендуют разработчикам использовать такие средства вероятностного анализа, которые применяются в статистических методах статического временного анализа (SSTA — statistical-static-timing analysis) и статистических методах анализа потребляемой мощности для того, чтобы облегчить решение существующих задач». Очевидно, что настало время для введения ограничительных правил.
Существуют и другие задачи, которые следует решать в процессе моделирования. Как убедиться в том, что вы моделируете именно то, что требуется? Как определить, что входные параметры в точности отображают параметры моделируемого процесса? Перед поставщиками средств моделирования литографии с последующей оптической коррекцией стоит задача в точности передать информацию об особенностях литографического процесса на более ранние этапы проектирования. «Сейчас много говорят о проектировании с учетом литографического процесса, но сделано пока мало», — констатирует Бенчер.
Подытоживая сказанное выше, отметим, что на технорме 248 нм, когда производители чипов стали формировать рисунок на меньшей длине волны, чем у источника света, изображение стало искажаться, и возникли другие проблемы, связанные с его получением. Однако продвижение в сторону все меньшей длины волны лазера остановилось на 193 нм. Из этой ситуации наметились три выхода. Первый из них состоит в использовании метода жесткого ультрафиолета, который сулит расширение возможностей существующей технологии. Однако по оценкам специалистов он будет доведен до ума лишь через 5—15 лет. Второй способ улучшения качества рисунка заключается в увеличении числовой апертуры литографических средств получения изображения за счет применения метода иммерсии. Литография с двойным шаблоном, позволяющая уменьшить размеры элементов, является третьим методом, который взяли на вооружение производители полупроводников. В этой технологии сканер совершает два прохода. Для формирования изображения используются две фотомаски, каждая из которых содержит 50% элементов всей схемы.
Литография с двойным шаблоном, представляя собой метод увеличения разрешения, позволяет в два раза увеличить шаг. Этот метод считается наиболее передовой технологией, расширяющей возможности получения изображения вплоть до ее использования в 32-нм процессе на базе существующих средств. В 2006 г. она была внесена в Международную программу развития технологий полупроводникового производства (ITRS — International Technology Roadmap for Semiconductors). Предполагается, что метод двойного шаблона будет использоваться при переходе на технологию жесткого ультрафиолета, массовое производство на базе которой стартует не ранее 2013 г. или позже.
Метод двойного шаблона имеет ограничения на наложение фотомасок, которые сказываются при их разделении — возникающие проблемы коррекции оп-
тической близости затрудняют формирование некоторых элементов. По мне­нию Криса Бенчера, применение этой технологии требует более тесного сотрудничества с разработчиками. Американская компания Toppan Photomasks Inc. и французская научно-исследовательская организация Electronics and Information Technology Laboratory недавно заявили о совместном исследовании метода двойного шаблона.
Несмотря на трудности, связанные с применением этой технологии, Бенчер утверждает, что «литографические проблемы идут нам во благо. Существующая трудность связана с печатью, но не с формированием изображения». Он поясняет, что поскольку в технологии двойного шаблона травление выполняется дважды, качество печати в большей степени зависит от этого процесса, тонких пленок и методов формирования элементов с помощью маски с разделителем (spacer mask patterning techniques).
Симуляция литографии является той самой областью деятельности, в которой, наконец, совместно решаются вопросы проектирования и производства благодаря тому, что за один стол садятся поставщики САПР и оборудования. В этой связи Рой Прасад, вице-президент подразделения Silicon Signoff and Optimization (которое занимается DFM, включая средства физической верификации, OPC/RET, а также средствами повышения выхода годных), компания Cadence Design Systems, напомнил, что поставщики САПР уже не имеют дело только с проектированием — теперь необходимо еще учитывать особенности производства, в том числе способы контроля качества кристалла. Признавая важность нового подхода, компания Cadence сделала два значительных приобретения в этом году, купив компанию Invarium Inc., специализировавшуюся на технологиях симуляции и синтеза изображения, и ClearShape. В прошлом году Cadence приобрела компанию Praesagus Inc. — еще одну новую DFM-фирму.
«Деятельность компании ClearShape состояла в том, чтобы еще на этапе разработки проанализировать электрические параметры изготовленных моделей и определить допустимый разброс, — поясняет Нитин Део, директор группы DFM-маректинга компании Cadence. — Затем использовалась технология компании Invarium, чтобы обеспечить наиболее предсказуемые результаты коррекции оптической близости. Средства обеих компаний как нельзя более дополняют друг друга».
В настоящее время ключевой вопрос заключается в том, как на уровне средств САПР в полном объеме учесть особенности производства. Адаптация к конкретной фабрике все еще остается главной задачей на протяжении двух лет в сегменте изготовителей сложной высокотехнологичной продукции, к которому относятся производители устройств с современными процессорами, поставщики плат памяти, фаблесс-компании, занимающиеся мобильными приложениями. Этот подход был принят при переходе на 65 нм. Он будет обязателен и на 32 нм.
Помимо трудностей, связанных с симуляцией литографии, до сих пор не ясно, как метод двойного шаблона повлияет на процесс разработки. «Проводится масштабное изучение метода двойного шаблона и того, как он отразится на разработке, — говорит Део. — Некоторые вопросы вполне очевидны, например проблема разрушения слоя. В настоящее время используются шесть технологий формирования изображения». Део ожидает, что в следующем году эти трудности будут частично решены. В настоящее время ведутся исследования, связанные с программным и аппаратным обеспечением, а также с используемыми материалами. Существует еще одна проблема, оказывающая влияние на разработку. Это разброс электрических параметров из-за разных геометрических размеров элементов, а также систематические ошибки, вызванные разбросом параметров предварительно напряженных элементов. Остается непонятным, как эти данные учитывать в методологии разработки, а также их влияние на синхронизацию.
Изучается вопрос о том, как разброс электрических параметров, вызванный несовершенством литографии, отражается на синхронизации и рассеиваемой мощности. Део сообщает, что компания Cadence провела исследование для двух своих партнеров по производству интегральных устройств. Оно показало, что при использовании 65-нм технологии проектирования для производства 45-нм чипов синхронизация ухудшилась на 20%, а потери мощности возросли в три раза. «Отныне следует полагаться не только на САПР. Большая часть нынешних инноваций совершается за счет моделирования эффектов на производстве и благодаря изучению их влияния на параметры чипа. Разработчик использует эти данные, чтобы увеличить производительность чипа». Д-р Трэйси Вид, руководитель подразделения разработки ориентированных на производство программ компании-гиганта Synopsys Inc., также считает, что необходимо понять, как использовать литографические данные на этапе проектирования, чтобы добиться требуемого результата.
Он говорит, что для 45 нм и ниже — вплоть до 16 нм — требуются другие решения, например модельно-ориентированное механо-химическое сглаживание поверхности (chemical-mechanical planarization — СМР). В расчет следует брать также эффекты, возникающие от предварительно напряженных элементов или материалов. «Среди наибольших трудностей на пути к технормам ниже 65 нм проблемы, связанные с существенным разбросом параметров p- или n-канальных транзисторов из-за эффекта локальных напряжений, будут значительно серьезнее. По этой причине при попытке оптимизировать временные характеристики возникают серьезные проблемы», — замечает Вид.
Компания Synopsys развивает концепцию «виртуальная производственная среда», в которой используется литографическая симуляция совместно с травлением для того, чтобы определить окончательный вид изображения. Литография — ключ к решению задачи. Эта среда используется для имитации термообработки, имплантантов и т.д. В перспективе она предоставит набор прогнозирующих средств и «то, чем действительно нужно вооружить разработчика», — говорит Вид. Эта среда не только обеспечивает симуляцию литографии, но и позволяет учесть эффекты литографии еще на уровне проектирования, на что также обращают внимание руководители компании Cadence.
Средство PrimeYield компании Sy­no­psys позволяет совершить еще один шаг на пути создания этой среды. Оно учитывает производственные эффекты на стадии размещения и трассировки и используется ведущими фабриками. Эта компания располагает рядом ключевых партнеров, среди которых такие крупные поставщики полупроводниковых приборов и оборудования, как Intel, Nikon, NEC и Toshiba.
«Несмотря на распространенность методики «точного копирования», все знают, что есть «идеальные фотомаски» и «наиболее точные спецификации». При взгляде на таблицы ITRS становится ясно, что мы подходим к зоне единиц нанометров. Следует принять во внимание и тот факт, что у некоторых моделей источников засветки слегка различаются структуры однородности. Чем больше данных с производства вы предоставите разработчику, тем надежнее будет система», — утверждает Вид. Компания Synopsys тоже сделала ряд приобретений: фирма Sigma-C позволила расширить возможности симуляции фоторезистов и оптики, а с приобретением ISE у Synopsys появилось устройство для симуляции и САПР T-CAD для производственной технологии.
Дальнейшая работа ведется с фабриками и крупными производителями интегральных устройств наряду с поставщиками оборудования для полупроводникового производства, например с KLA-Tencor, чей формат для средств контроля основан на программном обеспечении CATS компании Synopsys для подготовки масочных данных.
Создание технологий, позволяющих индустрии идти в ногу с законом Мура, объединило многих специалистов. Помимо совместной работы компаний Synopsys и KLA-Tencor по заказу производителя интегральных устройств началось сотрудничество между Applied Materials и Cadence. «2008 г. станет поворотной точкой, когда производители оборудования и поставщики САПР начнут активно взаимодействовать друг с другом», — заключает Бенчер из компании Applied Materials.

 

Поскольку основное внимание в публикуемой статье сосредоточено на примерах деятельности компаний Cadence и Synopsis, мы попросили Андрея Лохова, директора фирмы Megratec, представляющей в России Mentor Graphics, сказать несколько слов о том, как он видит рассматриваемую в статье проблему более плотного сотрудничества разработчиков с технологами. Вот что он нам рассказал.

— Идея перенести центр тяжести задачи по увеличению разрешающей способности фотолитографического процесса с этапа производства на этап проектирования и верификации топологии возникла около 10 лет назад с переходом в т.н. глубоко субмикронный диапазон проектирования (0,13 мкм и ниже). Одним из пионеров в данной области была компания Mentor Graphics, которая начала разработку соответствующих средств проектирования и верификации в своем семействе Calibre.
Поначалу использовались методы оптической и фазовой коррекции топологии (Calibre OPC/PSM) на этапе ее верификации. При этом были задействованы такие модели фотолитографического процесса, которые учитывали возможные отклонения параметров (например, смещение фокуса).
В дальнейшем появились средства Calibre DFM, позволившие заменить обычные DRC-правила проектирования на т.н. DFM-правила, полученные на основе более точных моделей фотолитографии. Применение DFM-правил за счет увеличения зазоров и коррекции геометрии полигонов в критических местах позволило существенно повысить выход годных чипов в диапазонах 0,13 и 0,09 мкм. Однако с переходом к нормам 0,065 и 0,045 мкм и этого оказывается недостаточно.
В этих диапазонах особенно критичным становится неблагоприятное сочетание как самих параметров топологии, так и внешних физических факторов в виде возможного отклонения напряжения питания, температуры и т.д. Возникла идея использовать методы повышения выхода годных чипов на еще более ранней стадии — на этапе физического синтеза, размещения и трассировки кристалла. Эта идея была реализована в пакете Olympus SoC, в котором впервые был использован метод многокритериального многорежимного анализа (MCMM — Multi-Corner Multi-Mode).
Метод основан на возможном переборе всех наиболее неблагоприятных сочетаний параметров и выбора на основе анализа этих сочетаний такого варианта физической реализации кристалла, который позволил бы исключить так называемые «наихудшие случаи». Само собой разумеется, что подобный подход не исключает последующей верификации топологии в системе Calibre, которая тесно интегрирована с пакетом Olympus SoC.
Следующим логическим шагом является использование предварительного анализа проекта на еще более ранних этапах проектирования, например на уровне RTL-описания или даже на системном уровне. Так, пакет Questa AFV дает возможность провести анализ и оптимизацию потребляемой мощности на уровне RTL. Хотя указанные средства Mentor Graphics успешно используются лидирующими компаниями-разработчиками и полупроводниковыми фабриками уже сейчас, наибольший эффект от их применения следует ожидать через 1—2 года по мере массового перехода к нормам 0,065…0,045 мкм и ниже.



Вы можете скачать эту статью в формате pdf здесь.
Оцените материал:

Автор: Энн Стеффора Матшлер (Ann Steffora Mutschler), старший редактор, журнал Electronic Business



Комментарии

0 / 0
0 / 0

Прокомментировать





 

Горячие темы

 
 




Rambler's Top100
Руководителям  |  Разработчикам  |  Производителям  |  Снабженцам
© 2007 - 2019 Издательский дом Электроника
Использование любых бесплатных материалов разрешено, при условии наличия ссылки на сайт «Время электроники».
Создание сайтаFractalla Design | Сделано на CMS DJEM ®
Контакты