Вход |  Регистрация
 
 
Время электроники Вторник, 23 октября
 
 


Это интересно!

Новости


Обзоры, аналитика


Интервью, презентации

Ранее

Проектирование СБИС типа СнК. Маршрут проектирования. Топологическое проектирование. Синхронизация и тактовые деревья. Часть 2

Во второй статье цикла рассматриваются вопросы разработки топологии СБИС типа СнК с учетом как ограничений технологий, так и особенностей архитектуры схемы. Особое внимание уделено вопросам синхронизации схемы. Первая часть была опубликована в ЭК № 1 2009 г.

Обзор современных САПР для ПЛИС

Рассматриваются средства проектирования специализированных устройств на базе ПЛИС. Дается краткое описание особенностей наиболее распространенных мощных САПР для ПЛИС – OrCAD, Protel, MAX+PLUS II, Foundation, Active-CAD, Synplicity. Обзор предназначен для ознакомления с существующими программными средствами в данной области и помощи в решении задачи выбора пакета проектирования при разработке устройств на ПЛИС.

Современная микросхемотехника и конкурентоспособность отечественных аналоговых ИС и смешанных СФ-блоков

Обсуждаются основные положения аналитического доклада автора на научно-технической конференции МЭС’08, посвященного возможности создания на базе технологического процесса SGB25VВ конкурентоспособных СФ-блоков смешанных СнК ВЧ- и СВЧ-диапазонов.

 

1 сентября

Stratix IV против Virtex-5. Точка не поставлена

При разработке приложения перед специалистами часто встает задача выбора ПЛИС того или иного производителя. В статье рассмотрены технические особенности ПЛИС Stratix IV и Virtex-5. Описаны результаты сравнения этих двух семейств, полученные компаниями Altera и Xilinx.



Обзор Stratix IV

ПЛИС семейства Stratix IV содержат до 680 000 логических элементов (ЛЭ), более 22 Мбит внутренней оперативной памяти и более 1300 умножителей 18×18. В отличие от предыдущего поколения Stratix III, они изготовлены по технологическим нормам 40 нм и характеризуются более высоким быстродействием и малой потребляемой мощностью. Новым в семействе Stratix IV является поддержка до четырех IP-ядер, каждое из которых обеспечивает полную реализацию стека протоколов PCI Express.
Ядро Stratix IV имеет такую же структуру, что и Stratix III. Оно состоит из логических блоков, называемых адаптивными логическими модулями (adaptive logic module — ALM), которые соединены по технологии MultiTrack.
ПЛИС Stratix IV хорошо подходят для обработки изображений и видеопотоков, скоростной цифровой связи и других подобных применений.

Архитектура Stratix IV

Адаптивный логический модуль (АЛМ) состоит из комбинационной логической схемы, двух сумматоров и двух регистров (см. рис. 1). Комбинационная логическая схема имеет восемь входов и содержит таблицу перекодировки (Look-up table — LUT), на которой можно реализовать некоторые функции с 7 переменными, произвольную функцию с 6 переменными либо различные комбинации из 2 функций, имеющих в совокупности не более 8 независимых переменных.

Рис. 1. Логическая ячейка Stratix IV

Для снижения потребляемой мощности в Stratix IV применяется хорошо зарекомендовавшая себя в предыдущем семействе технология программируемого энергопотребления (Programmable Power Technology). Суть ее заключается в том, что потребление всех блоков ПЛИС подбирается индивидуально. Всего предусмотрено два режима: с высокой производительностью и с пониженным энергопотреблением. Если блок не задействован или его назначение не требует высокого быстродействия, то он переводится в экономичный режим. Таким образом, в высокоскоростном режиме работают только критичные ко времени модули ПЛИС. Выбор оптимального режима функционирования производится автоматически с помощью соответствующего инструмента в среде Quartus II.

Память TriMatrix и блок DSP

Встроенный модуль памяти имеет уже традиционную для линии Stratix архитекутуру TriMatrix, сочетающую три вида памяти:
– блоки MLAB емкостью 640 бит, предназначенные для реализации сдви­говых регистров и буферов;
– блоки памяти общего назначения M9K емкостью 9 Кбит;
– блоки M144K емкостью 144 Кбит для хранения кода программ, буферов большого размера и т.д.
Блоки MLAB можно располагать в любой части ПЛИС. Все модули памяти оптимизированы для обеспечения максимальной эффективности.
Блоки DSP полностью оптимизированы для работы с максимальным быстродействием на частоте 550 МГц. Каждый блок содержит 8 умножителей 18×18, а также регистры, сумматоры, в т.ч. с накоплением, и другие элементы, которые наиболее часто используются при обработке сигналов. Предусмотрена работа с данными, имеющими различную разрядность.

Обзор Virtex-5

ПЛИС семейства Virtex-5 изготовлены по технологическим нормам 65 нм и содержат до 330 000 ЛЭ и до 18 Мбит внутренней оперативной памяти. Рабочая тактовая частота 550 МГц.
Матрица Virtex-5 состоит из колонок стандартных элементов (структура ASMBL — Advanced Silicon Modular Block — усовершенствованные модульные блоки на основе кремния): логические ячейки, умножители, процессоры DSP, модули памяти, приемопередатчики Ethernet и т.д.
Программируемая логическая ячейка (Сonfigurable logic block — CLB) состоит из двух секций, каждая из которых содержит по четыре 6-входовых таблицы LUT и по 4 триггера (см. рис. 2).

Рис. 2. Логическая ячейка Virtex-5

ПЛИС Virtex-5 имеют необычную сеть межсоединений — помимо прямоугольных связей предусмотрены также диагональные. За счет этого реализованные на Virtex-5 устройства имеют компактный размер, лучшее быстродействие и более простую трассировку.
Семейство Virtex-5 объединяет в себе пять конфигураций ПЛИС, имеющих различное назначение:
– Virtex-5 LX — для построения высокопроизводительных логических схем;
– Virtex-5 LXT — для реализации скоростных последовательных интерфейсов;
– Virtex-5 SXT — для выполнения задач цифровой обработки сигналов;
– Virtex-5 FXT — для выполнения последовательных вычислений;
– Virtex-5 TXT — для построения мощного сетевого/телекоммуникационного оборудования с интерфейсами 100G Ethernet.

Stratix IV против Virtex-5

Сравнивать ПЛИС различных производителей довольно затруднительно из-за разной архитектуры. Тем более что одно и то же семейство ПЛИС не может идеально подходить для любого проекта. В каждом конкретном случае следует рассматривать возможность применения различных платформ, чтобы найти оптимальное решение для данного приложения.
С другой стороны, производители не могут не интересоваться достижениями конкурентов. Сравнивая свои семейства, компании Altera и Xilinx получили, как ни странно, разные результаты.
Обе компании использовали для анализа набор разнотипных проектов, которые были реализованы на ПЛИС с использованием соответствующего ПО. В результате, в обоих исследованиях оказалось, что семейство Stratix IV имеет преимущество в числе логических элементов перед Virtex-5, однако Altera оценила его в 1,8 раз, а Xilinx — в 1,2. Первой результаты исследования опубликовала компания Altera, а через пару месяцев появился «ответ» из Xilinx.
Ячейка в Stratix IV имеет более гибкую структуру, но занимает больше площади на кристалле и, соответственно, дороже, чем ячейка в Virtex-5. Если же сравнивать аналогичные по параметрам модели, то ПЛИС Stratix IV содержат меньше ячеек, чем Virtex-5.
Компания Altera рассматривала ячейку Virtex-5 как «пара LUT-триггер». В результате такого подхода было получено, что матрицы Stratix IV содержат в среднем в 1,8 раз больше ЛЭ, чем Virtex-5. Однако в Xilinx интерпретацию «пара LUT-триггер» считают некорректной. Триггер в ячейках Virtex-5 имеет собственные входы и может использоваться независимо от LUT. С другой стороны, синтезатор ISE считает задействованными все те ячейки, в которых использована хотя бы часть ресурсов, т.е. либо LUT, либо триггер. Среда ISE при построении устройства не рассматривает LUT и триггер как одно целое, а наоборот, разделяет эти элементы, чтобы облегчить трассировку и тем самым повысить скорость работы устройства. Рассматривая LUT и триггеры как единую пару, специалисты компании Xilinx получили в результате, что отношение числа логических элементов, реализованных с помощью АЛМ, к числу элементов, реализованных с помощью пары «LUT — триггер», в Virtex-5 составляет 1,84. Это согласуется с результатами, полученными компанией Altera.
Поскольку в АЛМ Stratix IV выходной регистр не имеет собственных входов, то его правомерно включать в состав ячейки. Однако в случае ПЛИС Xilinx триггер может использоваться независимо от LUT, поэтому их следует рассматривать отдельно. Таким образом, Xilinx при сравнении ПЛИС опиралась на количество доступных LUT, не учитывая триггеры. Проблема в том, что среда Quartus II не выводит в отчет количество задействованных логических частей АЛМ. В связи с этим было решено считать использованные 6-входовые LUT в Virtex-5 и задействованные АЛМ Altera. Справедливости ради следует отметить, и компания Xilinx это подтверждает, что данный подход не совсем верен, учитывая, что логические схемы в АЛМ не являются независимыми функциональными блоками. Один АЛМ содержит две адаптивные LUT, имеющие общие входы. По данным Xilinx, в каждом АЛМ используется в среднем всего 1,3 адаптивные LUT. Другими словами, эффективность АЛМ невелика.
Если рассматривать использование таблиц перекодировки и триггеров в отдельности и сравнивать его с использованием АЛМ, то получается, что Stratix IV превосходит Virtex-5 в 1,2 раза. Однако при этом изготовленное на ПЛИС Virtex-5 устройство будет иметь меньший размер, что позволяет сохранить место на плате, уменьшить потребляемую мощность и стоимость. Отсюда выходит, что при одинаковой занимаемой площади ПЛИС Virtex-5 более эффективны.
Еще один параметр, по которому можно сравнить эти два семейства — трассировочная архитектура. Имеется в виду организация связи между логическими блоками, которые объединяют несколько логических ячеек (см. рис. 3). Как мы уже говорили, логический блок в Virtex-5 состоит из 8 ячеек с LUT и триггером, а в Stratix IV это Logic Array Block (LAB), объединяющий 10 АЛМ. В таблице 1 представлено количество логических блоков, доступных в каждом семействе за 1, 2 и 3 шага трассировки. Видно, что семейство Virtex-5 уступает Stratix IV только в первой позиции, поэтому оно лучше подходит для реализации проектов большого размера. В свою очередь, ПЛИС Stratix IV лучше использовать в небольших проектах, когда необходимо высокое быстродействие и помехоустойчивость.

Рис. 3. Структура межсоединений в Stratix IV (слева) и в Virtex-5 (справа)

Таблица 1. Сравнение возможностей трассировочных архитектур Stratix IV и Virtex-5

Количество шагов

Количество достижимых логических блоков

Stratix IV

Virtex-5

1

34

12

2

96

96

3

160

180

Virtex-6

Совсем недавно Xilinx анонсировала новое семейство Virtrex-6, которое пока не успело пройти сравнительных испытаний с продуктами Altera. По характеристикам Virtrex-6 ближе к Stratix IV, поэтому результат сравнения будет весьма интересным.
ПЛИС Virtex-6 изготовлены по технологии 40 нм, имеют более высокое быстродействие и меньшее на 50% энергопотребление по сравнению с Virtex-5. Логическая емкость Virtrex-6 достигает 760 000 ЛЭ. Размер встроенной памяти достигает 38 Мбит. Это больше, чем в Stratix IV.
Изменения коснулись и самой логической ячейки, которая теперь содержит LUT и два выходных триггера вместо одного.

Литература

1. 40-nm FPGAs: Architecture and Perfor­man­ce Comparison.
2. Virtex-5 Family Overview.
3. Virtex-6 Family Overview.
4. Advantages of the Virtex-5 FPGA 6-Input LUT Architecture.



Вы можете скачать эту статью в формате pdf здесь.
Оцените материал:

Автор: Екатерина Самкова, ИД «Электроника»



Комментарии

0 / 0
0 / 0

Прокомментировать





 

 
 




Rambler's Top100
Руководителям  |  Разработчикам  |  Производителям  |  Снабженцам
© 2007 - 2018 Издательский дом Электроника
Использование любых бесплатных материалов разрешено, при условии наличия ссылки на сайт «Время электроники».
Создание сайтаFractalla Design | Сделано на CMS DJEM ®
Контакты