Вход |  Регистрация
 
 
Время электроники Суббота, 20 июля
 
 


Это интересно!

Новости

Россиян перестанут сажать за GPS-трекеры и якобы шпионские фотокамеры


Обзоры, аналитика


Интервью, презентации

Ранее

Вибрация — возможности и методики исследования

Эффективность работы служб контроля производственных предприятий существенно увеличивается с появлением новых, сложных испытательных комплексов, которые позволяют реализовать практически любые способы испытаний. Такой подход при кажущейся начальной дороговизне на порядок уменьшает временные и производственные издержки. Ощутимый положительный экономический эффект можно получить уже в ближней и среднесрочной перспективе.

Визуальный контроль BGA-компонентов. Выбор оптимальных технических параметров

Настольные системы оптической инспекции компонентов в корпусах BGA предназначены для визуального контроля качества оплавления шариковых выводов микросхем. Они позволяют оператору получить четкое и реальное изображение результатов оплавления, а также предлагают базовый набор инструментов для оценки дефектов пайки и внесения корректив в технологический процесс с целью повышения качества монтажа микросхем. В статье рассматриваются наиболее важные технические характеристики, гарантирующие успешную работу такой системы контроля.

Автоматическая сборка печатных узлов в условиях единичного производства — теперь реальность

Высокая степень автоматизации сборки опытных образцов, работа с компонентами из россыпи, производство единичных партий в условиях мелкосерийного производства — решение всех этих задач стало возможным после создания автомата PlacePro компании Fritsch.

Реклама

По вопросам размещения рекламы обращайтесь в отдел рекламы

Реклама наших партнеров

 

16 апреля

Введение во внутрисхемное тестирование

15-я статья цикла «Основы технологии граничного сканирования и тестопригодного проектирования» посвящена введению во внутрисхемное тестирование печатных плат, известное как ICT (In-Circuit Test).



«Все очень просто…»

А. Макаревич

 

Технология внутрисхемного тестирования (In-Circuit Testing, ICT), непосредственная предшественница JTAG, практически обладала монополией в тестировании электронных ПП с конца 1970-х гг. и с неизменным успехом применяется до настоящего времени, хотя и с определенными ограничениями. Доступ тестера ко внутренним цепям ПП осуществляется при помощи контактных иголок, прижимаемых адаптером тестера к поверхности ПП. На ранних этапах такие адаптеры назывались «ложе из гвоздей» (bed of nails), но сегодня это название совершенно устарело и не используется, уступив место термину «игольчатый адаптер». Поскольку в последней трети прошлого века корпуса DIP доминировали при производстве ИС, любой ее вывод был доступен для иголок адаптера с нижней (а зачастую и с верхней) стороны ПП, так что проблемы физического внутрисхемного доступа к цепям ПП практически не существовало.

С началом широкого распространения технологии поверхностного монтажа и миниатюризации ИС компоненты стали монтироваться на ПП без сквозных отверстий и с обеих сторон ПП. При этом сразу же возникла проблема размещения контактных площадок для иголок тестера ICT, а также проблема постоянного уменьшения их диаметра в условиях высокой плотности монтажа элементов с обеих сторон ПП. Вдобавок к этому, в многослойных ПП значительное число цепей схемы оставалось во внутренних слоях, так что вывод их на поверхность ПП для подключения к контактным площадкам для иголок значительно усложнял разводку платы. Все это обусловило сокращение доступа ко внутренним цепям схемы со стороны тестера ICT, что, однако, отнюдь не привело к значительному сокращению применимости таких тестеров, а лишь несколько переставило акценты в областях их применения.

Чрезвычайно широкое распространие тестеров ICT обусловлено тем, что этот метод оказался очень удобен не только для тестирования правильности монтажа компонентов на поверхность ПП, но и для внутрисхемных измерений параметров компонентов. Внутрисхемным измерением называется такое измерение параметров смонтированного на поверхности ПП компонента, которое не предполагает его демонтажа или отключения от цепей, с которыми он связан в соответствии со схемой ПП. При выполнении внутрисхемных измерений по отношению к пассивным компонентам (резисторам, конденсаторам, индуктивностям и т.д.) нет необходимости подавать питание на тестируемую ПП. Это позволяет выполнить предварительную сортировку смонтированных ПП без риска их значительного повреждения после включения питания при наличии опасных коротких замыканий или неверного монтажа резисторов, перемычек и других проводимостей. При включении питания ПП внутрисхемные измерения могут выполняться и для активных компонентов — как цифровых, так и аналоговых.

Принцип внутрисхемного измерения параметров рассмотрим на примере измерения сопротивления резистора RX, подключенного в схеме тестируемой ПП, как показано на рисунке 1а. Предположим, что подпружиненная иголка тестера ICT (зеленая стрелка), подключенная к некоторому источнику тока I, касается точки соединения резисторов RX, R1 и R2, а ток от этого источника протекает через подключенные к данной точке резисторы и далее по схеме, как показано голубыми стрелками. Назовем эту точку S узлом источника тока. Предположим также, что другого конца измеряемого резистора RX касается еще одна подпружиненная иголка тестера, подключенная к вольтметру. Назовем эту точку М узлом измерения. Понятно, что измерение напряжения в точке М мало что означает, поскольку протекающий через измеряемый резистор ток неизвестен.

Рис. 1. Принцип внутрисхемного измерения параметров

Предположим, однако, что на время измерения сопротивления резистора RX мы смогли коснуться подпружиненными иголками тестера ICT противоположных концов всех резисторов, подключенных к RX, как показано на рисунке 1б слева. Если все эти иголки заземлены, то эквивалентная схема рассматриваемого фрагмента выглядит как треугольник, показанный на рисунке 1б справа, где G — общая точка подключения «земляных» иголок. Очевидно, что RS = R1||R2, а RМ = R3||R4.

Аппаратура тестера ICT обеспечивает схему измерения сопротивления резистора RX, упрощенно показанную на рисунке 1в. Ее сердцевиной является операционный усилитель (ОУ), неинвертирующий вход которого подключен к земле, т.е. включенный как инвертирующий усилитель. Поскольку при таком включении инвертирующий вход усилителя является «виртуальной землей» с весьма высоким (в идеале — бесконечным) входным сопротивлением, потенциал точки М весьма близок или равен потенциалу земли, т.е. потенциалу точки G, так что ток через резистор RМ не течет. Входящий в точку S ток I разветвляется таким образом, что через измеряемый резистор RX протекает ток IX.

Следует отметить, что, согласно первому закону Кирхгофа, сумма токов на инвертирующем входе ОУ равна нулю, т.е. через резистор обратной связи RВН, внутренний резистор тестера ICT, величина которого заведомо известна, протекает ток IX. Встроенный в тестер ICT вольтметр VO позволяет измерить напряжение на выходе усилителя VВЫХ и, следовательно, вычислить ток IX = VВЫХ/RВН.

Другим встроенным в тестер вольтметром Vi можно измерить напряжение в точке S. Таким образом, вычисление сопротивления резистора RX сводится к простой формуле

RX = VВХ/IX.

Аналогичным образом организуются внутрисхемные измерения любых пассивных компонентов, причем точность таких измерений может быть весьма высокой. Существенным фактором как самой возможности таких измерений, так и их точности, является правильная расстановка точек G (guarding), на время измерения подключающих на землю определенные цепи и узлы вокруг тестируемого компонента. Процедура выбора и активизации точек G, обеспечивающая внутрисхемные измерения, в большинстве случаев автоматизирована, хотя иногда и требует вмешательства тест-оператора.

Рассмотрим на рисунке 2 принцип расстановки иголок ICT во внутрисхемных цепях при тестировании правильности монтажа как цифровых, так и аналоговых схем, предполагающего полный физический доступ (реальный контакт) иголок тестера ко всем внутренним цепям ПП. Сформированные программным обеспечением тестера ICT входные тестовые воздействия (входная часть тест-векторов) через драйверы тестера посредством контактных иголок подаются на цепи ПП, связанные со входами тестируемой ИС. Другие иголки адаптера, зондирующие выходные цепи тестируемой ИС, связаны с «верхними» (как на рисунке 2) входами компараторов на основе вентилей «исключающее-ИЛИ» (XOR) через сенсоры тестера. Выходная часть тест-векторов содержит ожидаемые реакции соответствующих выходных цепей исправной ИС при подаче на нее входных тест-векторов, получаемые как результат моделирования функции ИС программным обеспечением тестера. Выходные части тест-векторов тестируемых цепей подаются на «нижние» входы компараторов, на выходах которых появляется «лог. 0» при совпадении ожидаемых результатов с действительными, или «лог. 1» — при их несовпадении.

Рис. 2. Полный тестовый доступ ко внутренним цепям ПП

Если точки касания иголок тестера ICT не совпадают с монтажными отверстиями тестируемой ИС (а в случае поверхностного монтажа это именно так), то рассмотренный пример представляет собой тест правильности монтажа ИС на ПП, косвенно являясь также функциональным тестом этой ИС. Действительно, модель ИС, используемая программным обеспечением тестера для получения ожидаемых результатов приложения тест-вектора ко входам ИС — это описание функции ИС, в нашем примере — таблица истинности вентиля И-НЕ.

Рассмотренный пример является определенным упрощением реальной ситуации в тестируемых ПП, поскольку никак не отражает схемных связей тестируемой ИС. Представим себе, что в чуть более сложном примере цифровой схемы, приведенном на рисунке 3, мы занимаемся тестированием правильности монтажа (и косвенно, возможно, также функциональным тестированием) ИС U8. Тестер ICT должен подать на входы 4 и 11 этой ИС тестовые воздействия, считать ее реакцию на выходе 16 и сравнить с ожидаемой. Чтобы тестер действительно смог посредством иголок, касающихся цепей N8 и N7, обеспечить в этих цепях требуемые логические значения, двунаправленные драйверы иголок выполняются как низкоомные источники тока, пропускающие через себя в обоих направлениях (к цепи и из нее) токи порядка 600 мА или даже больше. Такой источник тока, подключаемый иголкой тестера к цепи на очень короткое время, способен сформировать в ней любой требуемый логический уровень напряжения. Эта методика кратковременной токовой перегрузки выходов компонентов (U1 и U3 в нашем примере), соединенных со входами тестируемых ИС (U8.11 и U8.4 в нашем примере), которая обеспечивает в этом узле логический уровень, противоположный задаваемому функцией этого выхода, называется обратной загрузкой (backdriving).

Рис. 3. Блокировка и обратная загрузка

Если, к примеру, в цепях N1 и N2 находятся логические уровни «лог. 0», обусловленные схемным подключением этих цепей, то выход вентиля U3 обеспечит «лог. 0» в цепи N8. Если при тестировании ИС U8 тестовый вектор должен обеспечить в этой цепи «лог. 1», то драйвер иголки N8 кратковременно обеспечит в этой цепи ток, достаточный для перевода этой цепи в «лог. 1» на короткий промежуток времени, достаточный для подачи тестовых векторов и снятия реакций во внутрисхемных цепях.

Обратная загрузка выходов микросхем, выполняемая тестером ICT весьма кратковременно, нисколько этим выходам не вредит, что доказано более чем 20-летним успешным применением этой методики. Тем не менее в случаях, когда обратной загрузки можно избежать, этим обычно не пренебрегают. В рассматриваемом примере можно избежать обратной загрузки выхода буфера U1 в цепи N7 при приложении тестовых воздействий ко входу 11 ИС U8, если заблокировать этот буфер, переведя его в состояние с высоким импедансом подачей «лог. 1» иголкой N6.

При чтении реакции тестируемой ИС в цепи, соединенной с выходами других ИС и образующей общую шину, что нередко происходит в реальных схемах, тест-программист должен позаботиться об отключении или переводе в состояние с высоким импедансом всех подключенных к общей шине ИС, которые не тестируются данным тест-вектором. В рассматриваемом примере инвертор U5 следует заблокировать подачей «лог. 0» иголкой N9. Это не только устранит возможный конфликт при считывании реакции на выходе 16 ИС U8, но и предотвратит эффект обратной загрузки выхода буфера U5 в цепи N11 при приложении тестовых воздействий ко входам нагрузок, подключенных к этой цепи. Активизация иголок тестера ICT для отключения мешающих или нерелевантных ИС или цепей, а также предотвращения обратной загрузки, помеченных на рисунке 3 буквой G, называется блокировкой (disabling). Существует также множество других методик и средств, задача которых — свести к минимуму или практически устранить возможное деструктивное влияние эффекта обратной загрузки, рассмотрение которых выходит, однако, за рамки этой публикации. Выбор и активизация иголок G, также как выбор и активизация иголок, подключаемых к точкам G при внутрисхемных измерениях, как правило, автоматизированы, хотя и предполагают вмешательство тест-оператора в сомнительных ситуациях.

Внимательный читатель обратил, конечно, внимание на то, что для тестирования правильности монтажа контактов ИС на ПП (иными словами, для проверки отсутствия на контактах и в цепях обрывов или коротких замыканий между цепями) программе автоматической генерации тестов ICT следует предоставить т.н. модель ИС. Такая модель, как было указано выше, в простейших случаях представляет собой таблицу истинности комбинационной схемы, а в более сложных случаях — функциональное описание ИС в определенном формате. Модели ИС доступны из постоянно пополняемых библиотек тестеров ICT, их также не слишком сложно писать вручную. Следует отдавать себе отчет в том, что сама возможность составления подобной модели для достаточно сложных ИС вовсе не гарантирована из-за высокой сложности функциональных описаний, так что при превышении определенного уровня сложности ИС написать сколько-нибудь стоящую модель не удается.

Дополнительная проблема заключается также в том, что использование моделей ICT предполагает активизацию ИС в нормальном (или специальном) функциональном режиме для получения ожидаемых реакций в результате моделирования функции ИС или снятых с нее экспериментально. Как бы то ни было, тестируемую ИС на плате, не находящейся в функциональном режиме, необходимо ввести в тот или иной режим функционирования. Это не всегда возможно и не всегда приемлемо. А ведь все эти усилия предпринимаются только для проверки правильности монтажа ИС на ПП!

Чтобы обойти указанные трудности, при тестировании ICT применяются также т.н. безвекторные методы. На рисунке 4а схематично представлена суть этого подхода для обнаружения обрывов тестируемых контактов ИС. Заранее известная величина емкости между иголками тестера ICT, касающимися пары контактов, обозначена как Сig. На эти иголки подается тестовое воздействие в виде низковольтной синусоиды. Размещаемая над тестируемой ИС пластина сенсора воспринимает синусоидальный тестовый сигнал через емкостную связь Сvt между каждой из связей чипа с выводом ИС и этой пластиной. Типичное значение емкости Сvt в эквивалентной схеме измерения, приведенной на рисунке 4б, составляет примерно 50…100 фФ. Такая схема позволяет обнаружить обрывы контактов ИС как результат ошибок монтажа без необходимости генерировать специальные тест-векторы и без активизации функционального ядра ИС.

Рис. 4. Концепция безвекторных измерений и эквивалентная схема

Особенностью тестеров ICT, как было отмечено выше, является необходимость в применении специального игольчатого адаптера, обеспечивающего согласование фиксированного местоположения тестовых иголок собственно тестера ICT с местоположением контактных площадок на поверхности тестируемой ПП. Фрагмент структуры игольчатого адаптера ICT показан на рисунке 5. Очевидно, что минимальное изменение или отклонение в размещении компонент на поверхности ПП влечет за собой необходимость в переделке адаптера, представляющего собой весьма недешевое устройство (тысячи долларов для ПП средней сложности). По этой причине применение внутрисхемного тестирования на этапе отладки схем и при их мелкосерийном производстве с частой сменяемостью версий сборки — чрезмерно дорогостоящий и экономически неоправданный подход.

Рис. 5. Фрагмент структуры игольчатого адаптера ICT

Применяются разнообразные механические способы обеспечения надежного физического контакта между иголками тестера ICT и тестируемой ПП. На рисунке 5 показан вакуумный адаптер, применяемый, как правило, для прижима подпружиненных иголок тестера к контактным площадкам, расположенным снизу ПП. В отсутствие достаточного места для размещения контактных площадок с этой стороны ПП, например, при плотном двустороннем монтаже компонентов, контактные площадки ICT размещаются сверху, на компонентной стороне ПП. При этом физический прижим подпружиненных иголок тестера может быть выполнен механически с помощью рычажной крышки адаптера. Внешний вид достаточно сложного игольчатого адаптера с двусторонним доступом к тестируемой ПП — снизу, через панель доступа иголок, и сверху, посредством иголок, размещенных на крышке адаптера, приведен в [2]. Существует множество типов контактных головок иголок тестеров ICT, отличающихся по размерам (в соответствии с размерами контактной площадки, переходного отверстия, штыревого соединения компонента с ПП и другими факторами), форме и рельефу контактной поверхности (плоские, коронкообразные, игольчатые, конические и другие), материалу иголок и покрытию, обеспечивающим их износоустойчивость. Правильный подбор иголок с головками, соответствующими конкретному месту контакта, обеспечивает высокую надежность контакта при тестировании и долговечность самих иголок.

На рисунке 5 показано постоянное соответствие контактов тестера ICT иголкам адаптера тестируемой ПП — каждая из иголок связана только с одним из контактов. Подобная структура не всегда удобна и возможна, поскольку количество контактных площадок ICT для сложных ПП с очень большим числом цепей (скажем, с несколькими тысячами) может намного превышать возможности самого тестера. В подобных ситуациях применяются т.н. мультиплексированные тестеры, оборудованные специальными переключательными матрицами, которые позволяют адресовать одну и ту же пару «драйвер-сенсор» более чем к одной иголке.

Несмотря на кажущуюся гибкость мультиплексированных тестеров, разработка программ ICT-тестирования для них сталкивается со многими трудностями, прежде всего при автоматическом сопоставлении узлов тестируемых ПП с определенными иголками. При выборе тестера ICT необходимо учитывать, что мультиплексированные тестеры заметно дороже немультиплексированных и проектирование игольчатых адаптеров для них сложнее, поскольку следует принимать во внимание, чтобы несколько мультиплексированных иголок не использовалось одновременно. Экономические соображения при таком выборе, как правило, превалируют, и решение принимается в ущерб потенциальной гибкости использования тестера.

Весьма важным фактором при выборе тестера ICT может оказаться возможность предварительной оптимизации размещения контактных площадок на тестируемой ПП и минимизации их количества. Такой анализ выполняется до начала этапа разводки ПП, и его цель — получить максимально возможный уровень тестового покрытия при комплексном подходе к тестированию безошибочности монтажа ПП, включающем как автономное JTAG-тестирование, так и тестирование ICT. Пример отчета по предварительному анализу тестопригодности ПП можно найти в [3]. Детальное изучение таких отчетов, вплоть до имен цепей и контактов, позволяет вовремя, т.е. задолго до начала разводки ПП, предпринять необходимые меры для увеличения или оптимизации ожидаемого тестового покрытия ПП [4]. Такие отчеты обычно содержат подробные рекомендации по оптимальному размещению контактных площадок для внутрисхемного тестирования ICT в тех цепях, ожидаемый уровень JTAG-тестового покрытия в которых недостаточен или вовсе отсутствует, что существенно упрощает и удешевляет разводку ПП. Уменьшение числа иголок ICT, в свою очередь, понижает стоимость адаптера и укорачивает время его изготовления.

Рисунок 6 иллюстрирует места возможных дефектов монтажа ИС на поверхности ПП, покрываемых при тестировании ICT. Последовательность этих мест в порядке прохождения сигналов тест-вектора следующая: иголка драйвера — контактная площадка или переходное отверстие — печатный проводник — припой — входной контакт ИС — связь чипа со входным контактом — собственно чип ИС — связь чипа с выходным контактом — выходной контакт ИС — припой — печатный проводник — контактная площадка или переходное отверстие — иголка сенсора. Косвенное и частичное тестовое покрытие получают также блокируемые узлы (иголки G, см. рис. 3).

Рис. 6. Места возможных дефектов монтажа ИС

Обеспечив касание иголками ICT всех узлов тестируемой ПП, в принципе, можно достичь весьма высокого уровня тестового покрытия, близкого к 98%. Существует, однако, множество схемотехнических ограничений и проблем физического доступа, часть из которых рассматривается в следующей статье цикла, которые не позволяют на практике приблизиться к такому впечатляющему уровню. Одним из таких естественных ограничений при аналоговых измерениях являются низкоемкостные конденсаторы, емкости которых сопоставимы с емкостями измерительной системы, так что точность подобных измерений невелика, если они вообще возможны. Аналогичная проблема существует при измерениях небольших индуктивностей, но в этом случае можно хотя бы убедиться в правильности их монтажа, проверив наличие проводимости.

Тенденции современной электроники, связанные с применением ИС в BGA-корпусах на многослойных ПП, существенно ограничивают возможности физического доступа к внутрисхемным цепям по сравнению с тем, как это не так давно было для ПП с односторонним монтажом дискретных компонентов и ИС в DIP-корпусах [5]. Применение технологий тестирования JTAG, или граничного сканирования [1], в значительной степени компенсирует этот недостаток физического доступа, создавая бесконтактную альтернативу тестированию цепей, недоступных для иголок ICT.

В завершение краткого введения во внутрисхемное тестирование приведем сопоставление достоинств этого метода и его ограничений. Первым преимуществом тестирования ICT является то, что оно позволяет обнаружить множество дефектов монтажа ПП сразу же после выхода платы с производственной линии. В некотором смысле, ICT — это первая линия обеспечения качества сборки ПП. Тесты коротких замыканий и обрывов, неверно смонтированных компонентов, неверных номиналов пассивных компонентов, развернутых в обратную сторону диодов, аналоговые тесты и измерения, разнообразные цифровые тесты, внутрисхемное конфигурирование ПЛМ и FPGA, прожиг ЭППЗУ и флэш-памяти, применение JTAG-тестирования — лишь очень неполный перечень тестов, выполняемых при тестировании ICT. Пример типовой структуры тестовой программы ICT приведен в [2]. Уровень тестового покрытия такой программы весьма высок, а ее генерация в значительной степени автоматизирована. Диагностические возможности программ ICT позволяют быстро и эффективно локализовать дефект монтажа ПП с точностью до контакта и узла даже с помощью персонала с невысокой квалификацией. Прогон тестовых программ ICT эффективен и недорог, а производительность таких стендов тестирования настолько высока, что они повсеместно используются на линиях крупно- и среднесерийного монтажа ПП.

К несомненным ограничениям применимости тестеров ICT следует отнести значительные начальные инвестиции на приобретение тестера, расходы на разработку и изготовление игольчатых адаптеров, необходимость в квалифицированном анализе тестопригодности схемы ПП и оптимизации размещения иголок ICT, использование квалифицированных тест-программистов для разработки эффективных программ тестирования. Весьма распространенным, современным и экономически оправданным подходом к решению этих проблем являются контрактные отношения с фирмами, специализирующимися на тестировании ICT [2, 3].

В продолжение цикла статей, в следующем номере журнала будут рассмотрены принципы тестопригодного проектирования для внутрисхемного тестирования ICT.

Литература

1. A. Городецкий, Л. Курилан. «Введение в технологию граничного сканирования». Часть 1//Производство электроники. 2007. №5.

2. www.jtag-test.ru/Solutions/ICT.php.

3. www.jtag-test.ru/Solutions/DFT.php.

4. A. Городецкий. «Покрытие неисправностей и полнота JTAG-тестирования»//Компоненты и технологии. 2009. №11.

5. Городецкий A. «Граничное сканирование или внутрисхемное тестирование?»//Электроника-инфо. Минск. 2009. №3.



Вы можете скачать эту статью в формате pdf здесь.
Оцените материал:

Автор: Ами Городецкий, к.т.н., гл. технолог, JTAG.TECT, amigo@jtag-test.ru; Леонид Курилан, ген. директор, JTAG.TECT, leo@jtag-test.ru



Комментарии

0 / 0
0 / 0

Прокомментировать





 

Горячие темы

 
 




Rambler's Top100
Руководителям  |  Разработчикам  |  Производителям  |  Снабженцам
© 2007 - 2019 Издательский дом Электроника
Использование любых бесплатных материалов разрешено, при условии наличия ссылки на сайт «Время электроники».
Создание сайтаFractalla Design | Сделано на CMS DJEM ®
Контакты