Imec и стартап Unisantis продемонстрировали самую плотную в индустрии 6-транзисторную ячейку SRAM


Стартап Unisantis Electronics Singapore Pte Ltd, возглавляемый ветераном отрасли и одним из изобретателей NAND в составе команды Toshiba — Фудзио Масуока (Fujio Masuoka), на форуме Imec Technology Forum (ITF 2018) продемонстрировал самую плотную в индустрию 6-транзисторную ячейку SRAM.

Массив SRAM выполнен на опытных линиях бельгийского исследовательского центра Imec с прицелом на адаптацию к 5-нм техпроцессу. Площадь 6-транзисторной ячейки Unisantis и Imec попала в диапазон от 0,0184 мкм2 до 0,0205 мкм2. Предыдущий рекорд принадлежит компании Samsung, которая для первого поколения 7-нм техпроцесса с использованием EUV-сканеров смогла создать 6-транзисторную ячейку SRAM площадью 0,026 мкм2.

Сравнение площадей передовых ячеек SRAM на фоне прорыва Unisantis и Imec

Рекордная плотность ячейки SRAM — базового и чудовищного по размеру компонента любого процессора — достигнута благодаря переходу с горизонтальных FinFET структур на вертикальные «нанопроводные» каналы транзисторов с охватывающими затворами (SGT, Surrounding Gate Transistor). В компании Samsung, кстати, эти затворы называют кольцевыми или GAA (Gate-All-Around). Транзисторы SGT в виде вертикальных колон Unisantis и Imec предлагают выпускать в рамках освоения 5-нм техпроцесса, тогда как Samsung рассчитывает перейти на кольцевые затворы при переходе на 3-нм техпроцесс.

Вертикальные SGT-транзисторы обещают уменьшить площадь под массивом SRAM на 20-30 %, что существенно снизит себестоимость кристаллов. Правда, эта технология пока плохо подходит для транзисторов логики, хотя с её помощью себестоимость производства DRAM, NAND и SRAM обещает оказаться такой же, как себестоимость производства FinFET-структур SRAM. Только вот FinFET SRAM дальше плохо масштабируется, а SGT-колонны с этим обещают справиться на ура.

Источник: FCenter

Оставьте отзыв

Ваш емейл адрес не будет опубликован. Обязательные поля отмечены *