TSMC предложит многокристальные упаковки разных видов


На прошлой неделе стало известно, что компания TSMC планирует в 2015 г. увеличить выручку от своих услуг по упаковке и тестированию чипов до 1 млрд долл. и надеется, что в 2016 г. выручка по этому направлению будет удвоена.

Компания TSMC для упаковки полупроводников традиционно использовала услуги партнеров. Но сегодня на повестке дня – упаковка 2,5D- и 3D-структур, так что полный цикл производства на одном предприятии – это, в общем-то, насущная необходимость на пути снижения уровня брака. Производитель при этом собирается предложить целый спектр пространственных комбинированных полупроводниковых структур, в котором каждый разработчик сможет найти для себя решение, подходящее по цене.

Самым дорогим решением остается технология Chip on Wafer on Substrate (CoWoS). Она позволяет производить полупроводники на подложке площадью 832 мм кв. с 4000 контактов. Относительно недорогой альтернативой CoWoS будет упаковка Integrated Fan Out Wafer-level Package (InFO-WLP), которая исключает базовую подложку, однако будет нести меньшую контактную группу (фактически – это горизонтально размещенные кристаллы, залитые компаундом). Компания TSMC начнет выпуск опытных полупроводников по технологии InFO-WLP в конце текущего года.

Различные варианты компоновки чипов в одной упаковке

По желанию заказчика компоновка InFO-WLP может стать упаковкой InFO PoP. Это такой же чип InFO-WLP, залитый компаундом, только на его верхней части будет находиться стек из кристаллов, имеющий внешнюю проводную обвязку. Наиболее дешевой версией многочиповой 2,5D-упаковки TSMC должен стать метод Wafer-level Chip Scale Package (число контактов до 800 шт.). Напомним: настоящая 3D-упаковка предполагает наличие сквозных TSVs-соединений. Сегодня канал TSVs в решениях TSMC имеет диаметр 40 микрон. По этой причине в ближайших задачах производителя значится снижение диаметра TSVs-каналов, ведь иначе пропадает много полезной площади.

Читайте также:
20-нм производство TSMC было временно приостановлено, но это не повлияет на поставки
TSMC прокладывает путь к 16-нм техпроцессу и стремится дальше
TSMC до конца года начнет опытный выпуск полупроводников по 16-нм технологии
Xilinx и TSMC начали серийное производство 28-нм 3D ИС
ASE и Inotera создадут СП по выпуску 3D-чипов
Рынок 3D ИС растет в среднем на 18% за год
Конец эпохи стартапов: чипы столкнулись с отставанием инноваций

Источник: EE Times

Оставьте отзыв

Ваш емейл адрес не будет опубликован. Обязательные поля отмечены *