По словам корпорации Toshiba, у нее готова рентабельная технологическая платформа для выпуска микросхем по технологии CMOS с соблюдением 32 нм норм. По сравнению с технологией, применяемой при изготовлении продукции с соблюдением норм 45 нм, она обеспечивает меньшую себестоимость, большую плотность размещения элементов и быстродействие схем.
В основе платформы лежит использование улучшенной литографии с однократной экспозицией и процесса с применением материала с высоким значением диэлектрической постоянной, при котором металлический затвор формируется в первую очередь (gate-fist metal gate/high-K).
Созданная по этой технологии ячейка памяти SRAM имеет площадь 0,124 мкм2, что делает ее самой миниатюрной ячейкой SRAM, изготавливаемой по нормам 32 нм. Платформа была создана на основе техпроцесса, рассчитанного на соблюдение норм 32 нм, который был разработан совместно с NEC Electronics. Кстати, совместная с NEC Electronics разработка стала также основой технологической платформы Toshiba, в которой используется техпроцесс CMOS с соблюдением норм 40 нм.
Использование однократной экспозиции является ключевым решением, позволившим снизить себестоимость производства по сравнению с двукратной экспозицией, на которую изначально ориентировались специалисты при выработке правил проектирования чипов нового поколения. Двукратная экспозиция влечет за собой увеличение количества этапов техпроцесса, что неминуемо повышает стоимость производства и снижает процент выхода годной продукции.
В процессе разработки также подтвердилось, что переход к технологии metal gate/high-K не только улучшает характеристики транзисторов, но и уменьшает разброс параметров, что повышает стабильность работы SRAM и логических цепей.
По материалам MarketWatch